An ultra wide temperature range R-2R based 8 bit D/A converter for 90nm CMOS technology

Digital-to-analog converters have a wide range of applications from converting stored digital/audio signals to data processing and to data acquisition systems. Another application area could be a supporting building block in either cooled or un-cooled Read-out integrated circuits (ROICs). For this aspect, the capability of ultra wide temperature range operation may prove useful providing freedom to the designer and the consumer. In this thesis, design of an 8-bit, fully binary R-2R based digital-to-analog converter is realized with 90nm CMOS technology to operate in a wide temperature range (-200°C to 120°C) to be used in an ongoing Digital Read-out Integrated Circuit (DROIC) for infrared (IR) imaging systems. UWT range of operation is obtained via a temperature compensated voltage reference generator circuit consisting of only MOSFETs. In order to aid the matching of the resistors, a common-centroid layout technique is applied to the resistor core of the circuit which eliminates the process gradients. TSMC's 90nm 1 poly, 9 metal Mixed – Signal RF technology and a power supply of 1.2V are used for this design. For accuracy, the best performance is obtained at the room temperature where the fastest operation is possible at cryogenic temperatures at the expense of precision. It has a DNL and INL of ±0.3LSB at room temperature and ±0.45LSB at 120°C. The DAC can operate up to 20MHz. The circuit dissipates only 0.43mW in full scale range at cryogenic temperatures where 1.1mW at room. It occupies a chip area of only 0.015mm2 [square millimetre]

High-speed Design Of High-resolution Dacs

Tez (Doktora) -- İstanbul Teknik Üniversitesi, Fen Bilimleri Enstitüsü, 2009Thesis (PhD) -- İstanbul Technical University, Institute of Science and Technology, 2009Bu çalışmada, yüksek çözünürlüklü akım yönlendirmeli sayısal-analog dönüştürücülerin (SAD) hızlı tasarımını sağlayan yöntemler incelenmekte ve yeni yaklaşımlar önerilmektedir. Veri dönüştürücüler analog ve sayısal dünyalar arasında bir köprü oluşturdukları için hızlı ve verimli bir şekilde gerçekleştirilmeleri yüksek derecede arzu edilmektedir. Yüksek hızlı (birkaç 100MHz) ve yüksek çözünürlüklü (10 bitten fazla) SAD için artan rağbet, akım yönlendirmeli SADların kullanımını zorunlu kılmaktadır. Yüksek performanslı akım yönlendirmeli SADların tasarımında ve gerçekleştirmesinde kesimleme (segmentation) yöntemi kullanılmaktadır. Bu yöntem, yüksek hız ve yüksek çözünürlük gerektiren uygulamaların çoğunda avantajlı olmasına rağmen uzun süreli tasarım zamanı, karmaşıklık ve yüksek maliyet yüzünden değer kaybetmektedir. Böylece, bazı uygulamalar için zaman ve maliyet açısından bu yöntemin kullanılması hızlı ve verimli olmayabilir. Bu problemlerin üstesinden gelmek için yüksek çözünürlüklü SADların yüksek hızlı tasarımını sağlayan hızlı ve verimli yöntemler dikkate alınmaktadır. Uygun bir tasarım yöntemi ve yeni bir yapı önerilmektedir. Akım yönlendirmeli SADlar gibi karmaşık karma yapılı sistemlerin tasarımı için davranışsal modelin oluşturulması zorunlu olmaktadır. Bu amaçla gerçekleştirilen modellerin çoğu sistemin davranışı hakkında istenilen eksiksiz manzarayı vermemektedir. Bu yüzden, transistor seviyesindeki tasarıma geçmeden önce, tasarımı hızlandırabilen ve sistemin davranışını doğru bir şekilde yansıtabilen modeller geliştirilmektedir. SIMULINK® kullanılarak bir davranışsal model kurulmakta ve modelin performansı benzetimlerle sınanmaktadır. Sonuç olarak, uygulanan yöntemin verimliliğini ve davranışsal modelin doğruluğunu sınamak için 0.35µm CMOS proses teknolojisi için tasarlanan bir 12 bitlik melez akım yönlendirmeli SAD kullanılmaktadır. Yapı bloklarında yapılan iyileştirmeler ve kullanılan farklı yöntemler, gerçekleştirilen SAD’ın serimindeki ilgili kısımlarda yer almaktadırlar. CADENCE Geleneksel Tümleşik Devre Tasarım Araçları kullanılarak serim sonrası benzetimleri yapılmakta ve SAD’ın performans karakteristikleri incelenmektedir.In this thesis, different problems related to the design speed-up of high-resolution current-steering digital-to-analog converters (DAC) are addressed and novel solutions are proposed. Since data converters form the bridge between the analog and digital world their efficient implementation is highly desirable. The increase in demand for high-speed (several 100MHz) and high-resolution (higher than 10-bit) DAC, forces the use of current-steering DACs. Segmentation method is used for the design and the implementation of high performance current-steering DACs. Although this methodology is advantageous in most of the applications requiring high-speed and high-resolution, it suffers from the prolonged design time, complexity and high cost. Thus, the use of this methodology for some applications is not efficient concerning the time and the cost. To overcome these problems efficient methodologies for the high-speed design of high-resolution DACs are considered. A proper design methodology and a novel architecture are introduced. Behavioral modeling is necessary for the design of complex mixed-mode systems like current-steering DACs. Most of the models constructed can not give a complete view of the system’s behavior. For this reason, models that speed up the design and reflect accurately the behavior of the system prior to transistor level implementation are developed. A SIMULINK® based behavioral model is developed and verified through simulations. To conclude, the efficiency of the applied methodology and the accuracy of the behavioral model are validated through the implementation of a 12-bit hybrid current-steering DAC in a 0.35µm CMOS process technology. The improvements in the building blocks and the different approaches used are reflected in the respective parts of the layout of the implemented DAC. Post-layout simulations are obtained using CADENCE Custom IC Design Tools and the performance metrics of the DAC are investigated.DoktoraPh

Transmitter architectures with digital modulators, D/A converters and switching-mode power amplifiers

This thesis is composed of nine publications and an overview of the research topic, which also summarises the work. The research described in this thesis focuses on research into the digitalisation of wireless communication base station transmitters. In particular it has three foci: digital modulation, D/A conversion and switching-mode power amplification. The main interest in the implementation of these circuits is in CMOS. The work summarizes the designs of several circuit blocks of a wireless transmitter base station. In the baseband stage, a multicarrier digital modulator that combines multiple modulated signals at different carrier frequencies digitally at baseband, and a multimode digital modulator that can be operated for three different communications standards, are implemented as integrated circuits. The digital modulators include digital power ramping and power level control units for transmission bursts. The upconversion of the baseband signal is implemented using an integrated digital quadrature modulator. The work presented provides insight into the digital-to-analogue interface in the transmitters. This interface is studied both by implementing an intermediate frequency D/A converter in BiCMOS technology and bandpass Delta-Sigma modulator-based D/A conversion in CMOS technology. Finally, the last part of the work discusses switching-mode power amplifiers which are experimented with both as discrete and integrated implementations in conjunction with 1-bit Delta-Sigma modulation and pulse-width modulation as input signal generation methods.Tämä väitöskirja koostuu yhdeksästä julkaisusta ja tutkimusaiheen yhteenvedosta. Väitöskirjassa esitetty tutkimus keskittyy langattaman viestinnän tukiasemien lähettimien digitalisoinnin tutkimukseen. Yksityiskohtaisemmin tutkimusalueet ovat: digitaalinen modulaatio, D/A muunnos ja kytkinmuotoiset tehovahvistimet. Näiden elektronisten piirien toteutuksessa keskitytään CMOS teknologiaan. Työ vetää yhteen useiden langattoman viestinnän tukiasemien lähettimien piirilohkojen suunnittelun. Kantataajuusasteella toteutetaan integroituna piirinä monikantoaaltoinen digitaalinen modulaattori, joka yhdistää useita moduloituja signaaleja eri kantoaalloilla digitaalisesti ja monistandardi digitaalinen modulaatori, joka tukee kolmea eri viestintästandardia. Digitaaliset modulaattoripiirit sisältävät digitaalisen tehoramping ja tehotason säätöyksikön lähetyspurskeita varten. Kantataajuussignaalin ylössekoitus toteutetaan integroitua digitaalista kvadratuurimodulaattoria käyttäen. Esitetty työ antaa näkemystä lähettimien digitalia-analogia rajapintaan, jota tutkitaan toteuttamalla välitaajuinen D/A muunnin BiCMOS teknologialla ja päästökaistainen Delta-Sigma-modulaattoripohjainen D/A muunnin CMOS teknologialla. Lopuksi työn viimeinen osa käsittelee kytkinmuotoisia tehovahvistimia, joita tutkitaan kokeellisesti sekä erilliskompontein toteutettuina piirein että integroiduin piirein toteutettuina käyttäen sisääntulosignaalin muodostamismenetemänä yksibittistä Delta-Sigma-modulaatiota ja pulssin leveys modulaatiota.reviewe

Concepts for smart AD and DA converters

This thesis studies the `smart' concept for application to analog-to-digital and digital-to-analog converters. The smart concept aims at improving performance - in a wide sense - of AD/DA converters by adding on-chip intelligence to extract imperfections and to correct for them. As the smart concept can correct for certain imperfections, it can also enable the use of more efficient architectures, thus yielding an additional performance boost. Chapter 2 studies trends and expectations in converter design with respect to applications, circuit design and technology evolution. Problems and opportunities are identfied, and an overview of performance criteria is given. Chapter 3 introduces the smart concept that takes advantage of the expected opportunities (described in chapter 2) in order to solve the anticipated problems. Chapter 4 applies the smart concept to digital-to-analog converters. In the discussed example, the concept is applied to reduce the area of the analog core of a current-steering DAC. It is shown that a sub-binary variable-radix approach reduces the area of the current-source elements substantially (10x compared to state-of-the-art), while maintaining accuracy by a self-measurement and digital pre-correction scheme. Chapter 5 describes the chip implementation of the sub-binary variable-radix DAC and discusses the experimental results. The results confirm that the sub-binary variable-radix design can achieve the smallest published current-source-array area for the given accuracy (12bit). Chapter 6 applies the smart concept to analog-to-digital converters, with as main goal the improvement of the overall performance in terms of a widely used figure-of-merit. Open-loop circuitry and time interleaving are shown to be key to achieve high-speed low-power solutions. It is suggested to apply a smart approach to reduce the effect of the imperfections, unintentionally caused by these key factors. On high-level, a global picture of the smart solution is proposed that can solve the problems while still maintaining power-efficiency. Chapter 7 deals with the design of a 500MSps open-loop track-and-hold circuit. This circuit is used as a test case to demonstrate the proposed smart approaches. Experimental results are presented and compared against prior art. Though there are several limitations in the design and the measurement setup, the measured performance is comparable to existing state-of-the-art. Chapter 8 introduces the first calibration method that counteracts the accuracy issues of the open-loop track-and-hold. A description of the method is given, and the implementation of the detection algorithm and correction circuitry is discussed. The chapter concludes with experimental measurement results. Chapter 9 introduces the second calibration method that targets the accuracy issues of time-interleaved circuits, in this case a 2-channel version of the implemented track-and-hold. The detection method, processing algorithm and correction circuitry are analyzed and their implementation is explained. Experimental results verify the usefulness of the method

The ALICE TPC, a large 3-dimensional tracking device with fast readout for ultra-high multiplicity events

The design, construction, and commissioning of the ALICE Time-Projection Chamber (TPC) is described. It is the main device for pattern recognition, tracking, and identification of charged particles in the ALICE experiment at the CERN LHC. The TPC is cylindrical in shape with a volume close to 90 m^3 and is operated in a 0.5 T solenoidal magnetic field parallel to its axis. In this paper we describe in detail the design considerations for this detector for operation in the extreme multiplicity environment of central Pb--Pb collisions at LHC energy. The implementation of the resulting requirements into hardware (field cage, read-out chambers, electronics), infrastructure (gas and cooling system, laser-calibration system), and software led to many technical innovations which are described along with a presentation of all the major components of the detector, as currently realized. We also report on the performance achieved after completion of the first round of stand-alone calibration runs and demonstrate results close to those specified in the TPC Technical Design Report.Comment: 55 pages, 82 figure

Digital Interpolation And Modulation System Design For Communication Dacs

Tez (Yüksek Lisans) -- İstanbul Teknik Üniversitesi, Fen Bilimleri Enstitüsü, 2013Thesis (M.Sc.) -- İstanbul Technical University, Institute of Science and Technology, 2013İşaret işlemenin sayısal ortamda yapılmasının daha avantajlı olması, işaret zincirlerine A/S ve S/A dönüştürücüleri eklemiştir. Veri haberleşmesi ve işlenmesi alanlarında önemli yer tutan S/A dönüştürücülerin bazı haberleşme uygulamaları için yüksek çözünürlükte ve yüksek hızda olmaları beklenmektedir. Yüksek hızlı S/A dönüştürücüler, baz istasyonlarından sayısal televizyon yayın sistemlerine kadar pek çok alanda kullanılmaktadır. Bu sistemlerde kullanılan S/A dönüştürücülerle beraber çeşitli sayısal işaret işleme işlemleri de yapılmaktadır. Bunlara örnek olarak ara değerleme, modülasyon, kanal dengeleme gibi işlemler verilebilir. Sayısal işaret işleme bloklarının S/A dönüştürücü ile aynı kırmık içerisinde üretilmesi, günümüzde endüstrinin yöneldiği bir yaklaşımdır. Ara değerleme işleminin kırmık içerisinde yapılması, kırmık içerisine daha düşük hızlarda veri alınmasını sağlar. Bu sayede kırmık girişlerinde LVDS ve CML gibi karmaşık ve yüksek güç tüketimli yapılar kullanılmasına gerek kalmaz. Ayrıca gerek kırmık içi, gerekse de PCB üzerindeki veri yolları daha esnek şekilde tasarlanabilir. Bu çalışmada, yüksek hızlı haberleşme sistemlerindeki S/A dönüştürücü kırmıklarında kullanılan bir sayısal ara değerleme ve modülasyon sisteminin tasarım süreci işlenmiştir. Çalışma kapsamında, endüstride kullanılan S/A dönüştürücü kırmıklarının sayısal ara değerleme ve modülasyon işlevleri katalog bilgileri üzerinden incelenmiştir. Ara değerleme ve modülasyon sisteminin tasarımında yarım bant FIR süzgeçleri kullanılmıştır. Bu sayede, aynı seçicilik için gereken katsayı adedi yarıya düşerken sistemin büyük bir bölümü çıkıştaki hızın yarısı ile çalıştırılabilmektedir. Bu özellik sayesinde hem güç tüketimi azaltılmakta, hem de daha yüksek çalışma frekanslarına sahip sistemler üretilebilmektedir. Elde edilen bilgiler ışığında tipik bir ara değerleme ve modülasyon sistemi tasarlanmıştır. Tasarım sürecinde ilk olarak MATLAB yardımıyla parametreler elde edilmiştir. Sistemin oluşturulan MATLAB modelinde 3 süzgeç yer almaktadır. Bu süzgeçlerin giriş çözünürlükleri 16-bit olarak seçilmiştir. Süzgeçler sırasıyla 15, 12 ve 13 bitlik 14, 6 ve 4 katsayı içermektedir. Yapılan benzetimlerde süzgeçlerin 88, 88 ve 86 dB SFDR’a sahip oldukları görülmüştür. Süzgeçler birlikte kullanıldığında yapılan benzetimlerde ise 85 dB SFDR elde edilmiştir. Ayrıca, gerçeklenen 16 karmaşık modülasyon durumu ile giriş işaret bandının çıkışta farklı frekanslara ötelenmesi sağlanmıştır. Bu durumlar, spektrumda işaretin ötelenemeyeceği bir bölge kalmayacak şekilde seçilmiştir. Modülasyon durumlarının tamamında 8x ara değerleme yapılmaktadır. Süzgeçlerin performansı anlaşıldıktan sonra LFoundry 0.15 μm CMOS teknolojisi kullanılarak sentez ve PAR işlemleri yapılmıştır. PAR sonrası yapılan benzetimlerle sistemin doğru çalıştığı kontrol edilmiştir. SFDR performansı 85 dB olan böyle bir sistem, ancak kendisinden daha kötü performansa sahip bir S/A dönüştürücü ile çalıştığında anlamlı olmaktadır. Teknolojinin gelişimi ve pazarın istekleri ile birlikte daha yüksek performanslı S/A dönüştürücülerin üretilmesi yoluna gidilmektedir. Bu da daha yüksek SFDR performanslı ara değerleme ve modülasyon sistemlerine ihtiyaç duyulacağı anlamına gelmektedir. SFDR’ı 90 dB olan böyle bir S/A dönüştürücü ile çalışabilecek sayısal sistemin performansının da en az 95 dB olması gerektiği açıktır. Gelecekte daha yüksek SFDR performanslı sistemlere ihtiyaç duyulacağından, çalışmanın sonraki kısımlarında 90 dB SFDR gibi daha yüksek performanslı bir S/A dönüştürücü ile beraber çalışabilecek bir tasarım yapılmıştır. Bu tasarım için gereken parametreler MATLAB’in fdatool aracı ile elde edilmiştir. 16 bitlik giriş ve çıkışlara sahip bu tasarım için MATLAB ve Verilog modelleri oluşturulmuştur. Ayrıca, çalışma durumları zenginleştirilerek seçilebilir 41 ara değerleme ve modülasyon durumu gerçeklenmiştir. Bu yeni durumlara örnek olarak 8x, 4x ve 2x ara değerleme, her bir ara değerleme durumuna karşı gelen modülasyon durumları verilebilir. Bir önceki tasarımda olduğu gibi bu tasarımda da giriş işareti, çıkışta istenen banda ötelenebilmektedir. Yine 3 süzgecin bulunduğu sistemde süzgeçler sırasıyla 18, 16 ve 16 bitlik 16, 6 ve 6 adet katsayı içermektedirler. Süzgeçlerin ölçülen SFDR değerleri 98.3, 99.7 ve 99.7 dB’dir. Ayrıca ilgilenilen geçirme bandında (Nyquist bandının %80’i) zayıflamanın 0 dB olduğu görülmüştür. Süzgeçlerin geçirme bandı dalgalılıkları da önemsenmeyecek derecede düşük ölçülmüştür. Süzgeçlerin SNR değerleri ise sırasıyla 95.4, 94.6 ve 94.6 dB olarak hesaplanmıştır. Tasarımın TSMC 0.18 μm CMOS teknolojisi ile sentezi ve PAR’ı yapılmıştır. PAR sonrası yapılan benzetimlerde 99 dB SFDR elde edilmiştir. Bu benzetimlerde ayrıca süzgeçlerin grup gecikmelerine de bakılmış, sırasıyla 18, 10 ve 12 saat işareti oldukları görülmüştür. Tasarımın kapladığı alan 1.2mm x 3mm olup 1.2GHz’lik saat işareti ile çalışabilmektedir. Bu hızla ortalama 1.826W güç harcamaktadır. Çalışma kapsamında ayrıca normalde tümdevre için yapılan tasarımın donanım testleri de yapılmıştır. Bu donanım testlerinde tasarımı anlatılan sayısal ara değerleme ve modülasyon biriminin yanısıra bir haberleşme S/A dönüştürücüsü kırmığında bulunan sayısal arayüz, bellek döngüsü, saat işareti bölücüsü gibi çevresel birimlerin de bulunduğu komple bir sayısal sistem kullanılmıştır. Donanım testleri için sayısal sistem, Xilinx Virtex 5 FPGA’sına gömülmüştür. FPGA’nın sürülmesi Agilent 16822A sayısal veri üreteci ile yapılmış, çıkışları da Agilent 16802A lojik analizörü ile kaydedilmiştir. Testlerin güvenilir şekilde yapılabilmesi için benzetim ile sayısal veri üreteci girişlerinin tamamen aynı olmasını sağlayacak bir test metodu kullanılmıştır. Ayrıca benzetim sonuçları ile donanım testleri sonuçlarının aynılığını gösterebilmek için C diliyle yazılmış bir karşılaştırma programı kullanılmıştır. Program, benzetim ve donanım testi çıktılarını okuyabilmekte ve her bir andaki çıkışları tek tek karşılaştırabilmektedir. Bir farklılık olması durumunda hangi anda ve hangi çıkışlarda hata olduğunu söylemek de yine programın görevleri arasındandır. Tezde son olarak, tasarlanan sayısal sistem, tasarımı devam eden yüksek performanslı bir S/A dönüştürücü ile beraber çalıştırılmıştır. Bunun için Cadence’ın AMS simülatörü kullanılmıştır. Bu simülatör; Verilog diliyle tanımlanmış sayısal bir sistemin, analog olarak tasarlanmış bir S/A dönüştürücüyle beraber çalıştırılmasını desteklemektedir. Benzetimde, lojik 0 ve 1 olarak verilen sayısal işaretlerin analoğa dönüştürülmesi ve tersi işlemlerinin gerçekleştirilmesi için, üretim teknolojisi ile uyumlu bir bağlantı kuralları dosyası kullanılmıştır. Elde edilen sonuçlarda, sayısal sistemin, S/A dönüştürücü performansını kötüleştirici yönde etkilemediği gözlenmiştir. Çalışmanın bütününde işlenen süreç, yüksek hızlı S/A dönüştürücüler için sayısal işaret işleme sistemi tasarımı konusunda kaynak olarak kullanılabilecek zenginlikte anlatılmıştır. Çalışmanın, yüksek hızlı sayısal FIR süzgeçlerin kullanıldığı diğer uygulamalar için de yararlı olacağı düşünülmektedir.High speed digital to analog converters (DACs) are used in applications such as cellular base stations or digital TV broadcasting. In such systems, various digital signal processing blocks are also needed. Interpolation, modulation and channel equalization can be given as examples of such digital functionality. Implementing digital signal processing blocks with the DAC on the same die has certain advantages. On chip oversampling and digital interpolation filtering allows receiving digital data at lower rates. Power hungry high-speed interfaces like low voltage differential signaling (LVDS) or current mode logic (CML) are no longer needed. Furthermore, trace count on the PCB can be reduced. In this work, design and verification of a digital interpolation and modulation block used in high-speed communication DACs is explained in detail. Interpolation and modulation features of the DACs used in the industry are examined based on their datasheet specifications. For the design of the interpolation and modulation system, half-band finite impulse response (FIR) filter topology is used. The number of filter coefficients can be reduced and operational speed can be higher for the same performance level with respect to a conventional FIR filter. Based on specifications in existing DAC datasheets, an interpolation and modulation system is designed with 85 dB spurious free dynamic range (SFDR) performance. Then, the design is implemented with LFoundry 0.15 μm CMOS technology. Functionality is tested with post-place-and-route (PAR) simulations. Such digital systems with 85 dB SFDR are used with existing DAC designs because the DAC, not the digital filter limits the SFDR performance. Power is traded-off with SFDR in digital filter designs. As market demands DACs with higher SFDR performance, interpolation and modulation blocks with higher SFDR must support next generation DACs with better SFDR. To support a 90 dB DAC, it is necessary for the digital filter to have 96 dB or better SFDR. A new interpolation and modulation block, which can support a DAC with 90 dB SFDR is designed. Filter coefficients are calculated with MATLAB’s fdatool. 16-bit design is modeled in MATLAB and in Verilog. The design has a user selectable interpolation from 2x to 8x and 41 operation modes in total, including Hilbert transformers. With these interpolation and modulation modes, input signal can be pushed to any band in the output spectrum without distortion. Simulations show that the new block has 99 dB SFDR and no significant ripple or attenuation in the %80 of the Nyquist band and the signal to noise ratio (SNR) is 93.4 dB over full Nyquist band. New design is synthesized and PAR’ed with TSMC 0.18 μm CMOS technology, since the LFoundry Fab. has moved from Germany to France with uncertain future. Area of the TSMC design is 1.2 mm x 3 mm and the clock speed is 1.2 GHz. The design consumes 1.826 W at 1.2 GHz for two channels. Several digital additions like a serial peripheral interface (SPI) block, a control block, a RAMDAC and a clock divider block are included in the design. Thus, the whole digital sub-section of a communication DAC is completed. For verification, the system is embedded to a Virtex 5 field programmable gate array (FPGA). Data is driven by a pattern generator and captured by a logic analyzer. A test methodology that matches the simulation inputs to pattern generator inputs is applied. A program written in C language then compares the outputs of the simulation to logic analyzer capture data. The bit error rate is found to be zero. Finally, the complete digital system is mixed mode co-simulated with a DAC taken from a different work. Simulations are done with Cadence AMS simulator which supports analog and digital co-simulation. It is shown that the effect of the digital system on SFDR is insignificant with respect to the effects of the DAC, especially with high output frequencies.Yüksek LisansM.Sc

Power and spectrally efficient integrated high-speed LED drivers for visible light communication

Recent trends in mobile broadband indicates that the available radio frequency (RF) spectrum will not be enough to support the data requirements of the immediate future. Visible light communication, which uses visible spectrum to transmit wirelessly could be a potential solution to the RF ’Spectrum Crunch’. Thus there is growing interest all over the world in this domain with support from both academia and industry. Visible light communication( VLC) systems make use of light emitting diodes (LEDs), which are semiconductor light sources to transmit information. A number of demonstrators at different data capacity and link distances has been reported in this area. One of the key problems holding this technology from taking off is the unavailability of power efficient, miniature LED drive schemes. Reported demonstrators, mostly using either off the shelf components or arbitrary waveform generators (AWGs) to drive the LEDs have only started to address this problem by adopting integrated drivers designed for driving lighting installations for communications. The voltage regulator based drive schemes provide high power efficiency (> 90 %) but it is difficult to realise the fast switching required to achieve the Mbps or Gbps data rates needed for modern wireless communication devices. In this work, we are exploiting CMOS technology to realise an integrated LED driver for VLC. Instead of using conventional drive schemes (digital to analogue converter (DAC) + power amplifier or voltage regulators), we realised a current steering DAC based LED driver operating at high currents and sampling rates whilst maintaining power efficiency. Compared to a commercial AWG or discrete LED driver, circuit realised utilisng complementary metal oxide semiconductor (CMOS) technology has resulted in area reduction (29mm2). We realised for the first time a multi-channel CMOS LED driver capable of operating up to a 500 MHz sample rate at an output current of 255 mA per channel and >70% power efficiency. We were able to demonstrate the flexibility of the driver by employing it to realise VLC links using micro LEDs and commercial LEDs. Data rates up to 1 Gbps were achieved using this system employing a multiple input, multiple output (MIMO) scheme. We also demonstrated the wavelength division multiplexing ability of the driver using a red/green/blue commercial LED. The first integrated digital to light converter (DLC), where depending on the input code, a proportional number of LEDs are turned ON, realising a data converter in the optical domain, is also an output from this research. In addition, we propose a differential optical drive scheme where two output branches of a current DAC are used to drive two LEDs achieving higher link performance and power efficiency compared to single LED drive

Design, analysis and evaluation of sigma-delta based beamformers for medical ultrasound imaging applications

The inherent analogue nature of medical ultrasound signals in conjunction with the abundant merits provided by digital image acquisition, together with the increasing use of relatively simple front-end circuitries, have created considerable demand for single-bit beamformers in digital ultrasound imaging systems. Furthermore, the increasing need to design lightweight ultrasound systems with low power consumption and low noise, provide ample justification for development and innovation in the use of single-bit beamformers in ultrasound imaging systems. The overall aim of this research program is to investigate, establish, develop and confirm through a combination of theoretical analysis and detailed simulations, that utilize raw phantom data sets, suitable techniques for the design of simple-to-implement hardware efficient digital ultrasound beamformers to address the requirements for 3D scanners with large channel counts, as well as portable and lightweight ultrasound scanners for point-of-care applications and intravascular imaging systems. In addition, the stability boundaries of higher-order High-Pass (HP) and Band-Pass (BP) Σ−Δ modulators for single- and dual- sinusoidal inputs are determined using quasi-linear modeling together with the describing-function method, to more accurately model the modulator quantizer. The theoretical results are shown to be in good agreement with the simulation results for a variety of input amplitudes, bandwidths, and modulator orders. The proposed mathematical models of the quantizer will immensely help speed up the design of higher order HP and BP Σ−Δ modulators to be applicable for digital ultrasound beamformers. Finally, a user friendly design and performance evaluation tool for LP, BP and HP modulators is developed. This toolbox, which uses various design methodologies and covers an assortment of modulators topologies, is intended to accelerate the design process and evaluation of modulators. This design tool is further developed to enable the design, analysis and evaluation of beamformer structures including the noise analyses of the final B-scan images. Thus, this tool will allow researchers and practitioners to design and verify different reconstruction filters and analyze the results directly on the B-scan ultrasound images thereby saving considerable time and effort

Design Techniques for High Speed Low Voltage and Low Power Non-Calibrated Pipeline Analog to Digital Converters

The profound digitization of modern microelectronic modules made Analog-to- Digital converters (ADC) key components in many systems. With resolutions up to 14bits and sampling rates in the 100s of MHz, the pipeline ADC is a prime candidate for a wide range of applications such as instrumentation, communications and consumer electronics. However, while past work focused on enhancing the performance of the pipeline ADC from an architectural standpoint, little has been done to individually address its fundamental building blocks. This work aims to achieve the latter by proposing design techniques to improve the performance of these blocks with minimal power consumption in low voltage environments, such that collectively high performance is achieved in the pipeline ADC. Towards this goal, a Recycling Folded Cascode (RFC) amplifier is proposed as an enhancement to the general performance of the conventional folded cascode. Tested in Taiwan Semiconductor Manufacturing Company (TSMC) 0.18?m Complementary Metal Oxide Semiconductor (CMOS) technology, the RFC provides twice the bandwidth, 8-10dB additional gain, more than twice the slew rate and improved noise performance over the conventional folded cascode-all at no additional power or silicon area. The direct auto-zeroing offset cancellation scheme is optimized for low voltage environments using a dual level common mode feedback (CMFB) circuit, and amplifier differential offsets up to 50mV are effectively cancelled. Together with the RFC, the dual level CMFB was used to implement a sample and hold amplifier driving a singleended load of 1.4pF and using only 2.6mA; at 200MS/s better than 9bit linearity is achieved. Finally a power conscious technique is proposed to reduce the kickback noise of dynamic comparators without resorting to the use of pre-amplifiers. When all techniques are collectively used to implement a 1Vpp 10bit 160MS/s pipeline ADC in Semiconductor Manufacturing International Corporation (SMIC) 0.18[mu]m CMOS, 9.2 effective number of bits (ENOB) is achieved with a near Nyquist-rate full scale signal. The ADC uses an area of 1.1mm2 and consumes 42mW in its analog core. Compared to recent state-of-the-art implementations in the 100-200MS/s range, the presented pipeline ADC uses the least power per conversion rated at 0.45pJ/conversion-step

High-Speed Delta-Sigma Data Converters for Next-Generation Wireless Communication

In recent years, Continuous-time Delta-Sigma(CT-ΔΣ) analog-to-digital converters (ADCs) have been extensively investigated for their use in wireless receivers to achieve conversion bandwidths greater than 15 MHz and higher resolution of 10 to 14 bits. This dissertation investigates the current state-of-the-art high-speed single-bit and multi-bit Continuous-time Delta-Sigma modulator (CT-ΔΣM) designs and their limitations due to circuit non-idealities in achieving the performance required for next-generation wireless standards. Also, we presented complete architectural and circuit details of a high-speed single-bit and multi-bit CT-ΔΣM operating at a sampling rate of 1.25 GSps and 640 MSps respectively (the highest reported sampling rate in a 0.13 μm CMOS technology node) with measurement results. Further, we propose novel hybrid ΔΣ architecture with two-step quantizer to alleviate the bandwidth and resolution bottlenecks associated with the contemporary CT-ΔΣM topologies. To facilitate the design with the proposed architecture, a robust systematic design method is introduced to determine the loop-filter coefficients by taking into account the non-ideal integrator response, such as the finite opamp gain and the presence of multiple parasitic poles and zeros. Further, comprehensive system-level simulation is presented to analyze the effect of two-step quantizer non-idealities such as the offset and gain error in the sub-ADCs, and the current mismatch between the MSB and LSB elements in the feedback DAC. The proposed novel architecture is demonstrated by designing a high-speed wideband 4th order CT-ΔΣ modulator prototype, employing a two-step quantizer with 5-bits resolution. The proposed modulator takes advantage of the combination of a high-resolution two-step quantization technique and an excess-loop delay (ELD) compensation of more than one clock cycle to achieve lower-power consumption (28 mW), higher dynamic range (\u3e69 dB) with a wide conversion bandwidth (20 MHz), even at a lower sampling rate of 400 MHz. The proposed modulator achieves a Figure of Merit (FoM) of 340 fJ/level