Design and implementation of Radix-3/Radix-2 based novel hybrid SAR ADC in scaled CMOS technologies

This thesis focuses on low power and high speed design techniques for successive approximation register (SAR) analog-to-digital converters (ADCs) in nanoscale CMOS technologies. SAR ADCs’ speed is limited by the number of bits of resolution. An N-bit conventional SAR ADC takes N conversion cycles. To speed up the conversion process, we introduce a radix-3 SAR ADC which can compute 1:6 bits per cycle. To our knowledge, it is the first fully programmable and efficiently hardware controlled radix-3 SAR ADC. We had to use two comparators per cycle due to ADC architecture and we proposed a simple calibration scheme for the comparators. Also, as the architecture of the DAC array is completely different from the architecture of conventional radix-2 SAR ADC’s DAC arrays, we came up with an algorithm for calibration of capacitors of the DAC. Low power SAR ADCs face two major challenges especially at high resolutions: (1) increased comparator power to suppress the noise, and (2) increased DAC switching energy due to the large DAC size. Due to our proposed architecture,the radix-3 SAR ADC uses two comparators per cycle and two differential DACs. To improve the comparator’s power efficiency, an efficient and low cost calibration technique has been introduced. It allows a low power and noisy comparator to achieve high signal-to-noise ratio (SNR). To improve the DAC switching energy, we introduced a radix-3/radix-2 based novel hybrid SAR ADC. We use two single ended DACs for radix-3 SAR ADC and these two single ended DACs can be used as one differential DAC for radix-2 SAR ADC. So, overall, we only have a single DAC as conventional radix- 2 SAR ADC. In addition, a monotonic switching technique is adopted for radix-2 search to reduce the DAC capacitor size and hence, to reduce switching power. It can reduce the total number of unit capacitors by four times. Our proposed hybrid SAR ADC can achieve less DAC energy compared to radix-3 and radix-2 SAR ADCs. Also, to utilize technology scaling, we used the minimum capacitor size allowed by thermal noise limitations. To achieve high resolution, we introduced calibration algorithm for the DAC array. As mentioned earlier, the radix-3 SAR ADC offers higher power than conventional radix-2 SAR ADC because of simultaneous use of two comparators. In the proposed hybrid SAR ADC, we will be using radix-3 search for first few MSB bits. So, the resolution required for radix-3 comparators are much larger than the LSB value of 10-bit ADC. By implementing calibration of comparators, we can use low power, high input referred offset and high speed comparators for radix-3 search. Radix-2 search will be used for rest of the bits and the resolution of the radix-2 comparator has to be less than the required LSB value. So, a high power, low input referred offset and high speed comparator is used for radix-2 search. Also, we introduced clock gating for comparators. So, radix-3 comparators will not toggle during radix-2 search and the radix-2 comparators will be inactive during radix-3 search. By using the aforementioned techniques, the overall comparator power is definitely less than a radix-3 SAR ADC and comparable to a conventional radix-2 SAR ADC. A prototype radix-3/radix-2 based hybrid SAR ADC with the proposed technique is designed and fabricated in 40nm CMOS technology. It achieves an SNDR of 56.9 dB and consumes only 0.38 mW power at 30MS/s, leading to a Walden figure of merit of 21.5 fJ/conv-step.Electrical and Computer Engineerin

DESIGN OF LOW-POWER LOW-VOLTAGE SUCCESSIVE-APPROXIMATION ANALOG-TO-DIGITAL CONVERTERS

Ph.DDOCTOR OF PHILOSOPH

All Digital, Background Calibration for Time-Interleaved and Successive Approximation Register Analog-to-Digital Converters

The growth of digital systems underscores the need to convert analog information to the digital domain at high speeds and with great accuracy. Analog-to-Digital Converter (ADC) calibration is often a limiting factor, requiring longer calibration times to achieve higher accuracy. The goal of this dissertation is to perform a fully digital background calibration using an arbitrary input signal for A/D converters. The work presented here adapts the cyclic Split-ADC calibration method to the time interleaved (TI) and successive approximation register (SAR) architectures. The TI architecture has three types of linear mismatch errors: offset, gain and aperture time delay. By correcting all three mismatch errors in the digital domain, each converter is capable of operating at the fastest speed allowed by the process technology. The total number of correction parameters required for calibration is dependent on the interleaving ratio, M. To adapt the Split-ADC method to a TI system, 2M+1 half-sized converters are required to estimate 3(2M+1) correction parameters. This thesis presents a 4:1 Split-TI converter that achieves full convergence in less than 400,000 samples. The SAR architecture employs a binary weight capacitor array to convert analog inputs into digital output codes. Mismatch in the capacitor weights results in non-linear distortion error. By adding redundant bits and dividing the array into individual unit capacitors, the Split-SAR method can estimate the mismatch and correct the digital output code. The results from this work show a reduction in the non-linear distortion with the ability to converge in less than 750,000 samples

Analysis Of Sar Adc Quantization Nonidealities And Measurement Of A 50vpp Input Range 14bit 250ks/s Sar Adc

Tez (Yüksek Lisans) -- İstanbul Teknik Üniversitesi, Fen Bilimleri Enstitüsü, 2015Thesis (M.Sc.) -- İstanbul Technical University, Instıtute of Science and Technology, 2015Analog-dijital çeviriciler fiziksel değerlerin büyüklüklerini, elektronik bağlamında en yaygın olarak bir gerilim veya akım değerini, bir referansa göre temsil eden bir dijital değere çeviren elektronik enstrumanlardır. Bu çevrim işlemi, çeşitli hata faktörlerinden dolayı hiç bir zaman çevrilen fiziksel değerin mükemmel bir temsili olamamaktadır. Analog-dijital çevirici bütünleşmiş derelerin tasarımı bu hata faktörlerinin tespit edilmesini, optimizasyonunu ve küçültülmesini gerektirmektedir. Bunun yanı sıra, bu iyileştirme süreci çeviricinin güç harcaması, silikon üzerinde harcadığı alan ve devreyi çalıştırmak için gereken harici komponentlerin sayısı gibi diğer ikincil faktörlerin de minimizasyonunu gerekmektedir. Ek olarak, tasarlanan ve optimize edilen devrelerin karakterizasyonu ve performanslarının incelenmesi, tasarımın doğruluğunu garanti etmek açısından büyük bir önem taşımaktadır. Bu çalışmada SAR (successive approximation register) tipi analog-dijital çeviriciler, bir analiz, tasarım ve ölçüm senaryosunda incelenmiştir. SAR, ya da diğer disiplinlerde de bilindiği ismi ile ikili arama algoritması arama algoritmalarında gerektirdiği düşük işlem sayısı sebebiyle en uygun bir noktaya sahiptir. SAR tipi analog-dijital çeviriciler elektronik dünyasında vakum tüplerinin yaygın olduğu 1950'li yıllarda dahi gerçekleşmeye başlanmış olmalarına rağmen, bütünleşmiş elektronik teknolojisinin gelişmesiyle beraber yaygınlık kazanmışlardır. SAR algoritmasını gerçekleyen bütünleşmiş lojik devreler 1970'li yıllarda ürün olarak sunulmaya başlanmış, ancak ilk tamamen bütünleşmiş SAR tipi analog-dijital çevirici, 1978 yılında piyasaya sürülmüştür. Uzun zamandır bilinen bir yapı olmasına rağmen, analog-dijital çevirici mimarileri arasında hız ve çözünürlük açısından kapladığı yer sebebiyle hala yaygın olarak kullanılmaktadır. Aynı zamanda, günümüzün düşük enerji tüketimi gerektiren mobil teknolojileri yaygınlaştıkça, analog-dijital çevirici mimarileri arasında en düşük örnek başına enerji tüketimleri sebebiyle SAR analog-dijital çeviriciler hala yaygın bir alan kaplamaktadır. SAR analog-dijital çeviricilerin temel çalışma prensipleri incelenmiş ve analiz sırasında çevrim süresince görülen bozucu etkiler ve kuantalama işlemi sırasında çevrimde oluşan hata faktörleri tespit edilmiştir.  Bu algoritmanın veri çeviriciler bağlamında gerçeklediği kuantalama işlemi matematiksel bağlamda tanımlanmıştır. Kuantalama işleminin matematiksel tanımı, işlem sonrası ortaya çıkan kuantalama hatası olarak isimlendirilen bozucu etkinin analizi için kullanılmıştır. Kuantalama işleminin sinyal üzerine getirdiği bozucu etkinin analizini kolaylaştırabilmek için istatistiksel bir analiz ile kuantalama gürültüsü tanımlanmıştır ve sinyal-gürültü oranı (signal to noise ratio, SNR) performans ölçütüne varılmıştır. Bu analiz, MATLAB ortamında kurulan bir model ile desteklenmiş ve analiz sonuçlarının nümerik benzetimler ile tutarlılığı doğrulanmıştır. Bir sonraki adımda SAR analog-dijital çeviricilerin kuantalama işlemini gerçekleyen ikili kapasitif dijital-analog çeviricinin matematiksel analizi yapılmıştır. Analizin amacı, daha sonra tanımlanan ve nonlineerlik gibi bozucu etkiler getiren üretim süreci bozulmalarını bu bağlamda inceleyebilmektir. Ciddi bir nonlineerlik kaynağı olarak üretim süreci sonucunda oluşan kapasitif elemanlar üzerindeki rastlantısal dağılım incelenmiştir. Bu rastlantısal davranış, SAR analog-dijital çevirici kuantalayacısı ile birleştirilip bir nümerik model oluşturulmuş ve bu nümerik modelin devre benzetimi ile tutarlılığı gösterilmiştir. Bu bölümde yapılan analizlerin ve modellemelerin bütünü, daha sonra gelecek ölçüm ve tasarım adımlarının temellendirilmesini sağlamıştır. Ölçüm sırasında çeviricinin davranışını irdeleyebilmek için çeviricinin çalışma prensiplerinin incelenmesi bir ölçüm stratejisi oluşturulması ve tasarımın bir sonraki iterasyonu için bir yön çizilmesi açısından kritik önem taşımaktadır. Ölçüm için 50Vpp giriş aralığı bulundan 14bit çözünürlüklü ve 250kS/s örnekleme hızlı bir SAR analog-dijital çevirici ele alınmıştır. Bu çeviricinin iki adımlı algoritmik yapısı bir 8bit ikili kapasitif dijital-analog çevirici kuantalayıcıyı iki ayrı çevrim adımında kullanmak üzerine kurulmuştur. Bu yapı düşük alan kullanımı ile beraber yüksek çözünürlük elde edilmesini sağlamaktadır. Yapı, ilk çevrimden oluşan kuantalama hatasını yükseltip tekrar kuantalama işleminden geçirmektedir. İki çevrim işlemi sonucunda elde edilen iki 8 bitlik değer, aradaki 64 kazanç sebebiyle toplam 14bit çözünürlüklü bir çevrim ile sonuçlanmaktadır. Çeviriciyi oluşturan devre elemanlarından, yüksek gerilimli anahtarlama devresi, yükseltici ve komparatör ve 8bit kapasitif dijital-analog çevirici detaylı olarak incelenmiştir. Bu analiz sonucunda her devre elemanının nihai çevrim sonucunda elde edilen dijital değere nasıl bir bozucu etki getireceği irdelenmiş ve tespit edilen hata kaynakları SAR analog-dijital çevirici sistemini gerçekleyen elemanlar ile ilişkilendirilmiştir. Ölçüm ve karakterizasyon için ele alınan SAR analog-dijital çeviricinin gereksinimlerine özel bir ölçüm düzeneği kurulmuştur. Ölçüm düzeneği kurulurken hedeflenen statik ve dinamik ölçümler olarak iki gruba ayrılmış ölçüm gruplarının gerçeklemesi hedeflenmiştir. Ölçüm düzeneğinde bir saat işareti kaynağı, dörtlü gerilim kaynağı, lojik analizör, çok yüksek çözünürlüklü bir giriş işaret kaynağı ve bütün cihazların senkronize çalışmasını sağlayan bir referans saat işaret kaynağı kullanılmıştır. Çeviriciye bozucu etkicileri en aza indirgeyecek bir ara yüz kurulabilmesi için bir baskı devre yapılmış ve ürettirilmiştir. Baskı devrenin tasarımında çeviriciye olacak parazitik kapasitif ve direnç etkilerini minimize edecek ve ölçüm düzeneğindeki aletler ile uygun çalışabilecek bir yapı kullanılmıştır. Ölçüm sırasında alınan veriler iki kategoride incelenmiştir. Statik ölçümler analog-dijital çeviricinin kuantalama aralıklarını belirlemek ve kuantalayıcının doğrusallığı gibi performans karakteristiklerini çıkarmak amacıyla gerçekleştirilmiştir. Bu ölçümleri elde edebilmek için çeşitli yöntemler incelenmiştir. Bu yöntemler arasından histogram metodu düzenekte gerekecek elemanların azlığı ve giriş sinyal üreteci ile uyumluluğu sebebiyle tercih edilmiştir. Giriş genlik olasılık dağılımı bilinen bir sinyalin analog-dijital çeviricinin çıkışındaki genlik olasılık dağılımının incelenmesine dayanan bu metot için analiz yürütülmüştür. Bu yöntem kullanılarak analog-dijital çeviricinin DNL ve INL performans parametrelerine varmak mümkün olmuştur. İkinci ölçüm olan dinamik ölçümler ise devrenin dinamik sinyallere olan cevabını incelemek amacıyla gerçekleştirilmiştir. Bu ölçümler sırasında Fourier dönüşümü için gerekli örnekleme aralıklarının belirlenmesi ve kullanılacak giriş işareti frekansı sonuçları optimize edecek şekilde belirlenmiştir. Çeviricinin girişine yüksek hızlı bir sinüs sinyal uygulanırken çıkışının Fourier dönüşümü alınarak içerilen harmonik ve gürültü güç seviyeleri çıkartılmıştır. Bu güç seviyeleri oranlanarak SNR, SFDR ve SNDR gibi analog-dijital çevirici performans parametreleri elde edilmiştir. Ölçüm sonuçlarında elde edilen grafikler sunulmuş ve ölçüm sonuçları yorumlanarak çeviricinin performansı hakkında nihai bir sonuca varılmıştır. Ele alınan analog-dijital çevirici tam olarak karakterize edilmiş ve performans parametreleri çıkartılmıştır. Bu çalışmada SAR analog-dijital çeviriciler, bir analiz, tasarım ve ölçüm senaryosunda incelenmiştir. Yapılan ölçüm, üretilmiş bir çeviricinin karakterizasyonunun tamamlanmasını sağlamış ve bir sonra gelecek olan nesil için yeni tasarım hedefleri konulmasına imkan vermiştir. Ölçüm sırasında elde edilen sonuçların anlamlandırılması adına, ele alınan 50Vpp girişli, 250kS/s 14bit SAR analog-dijital çeviricinin çalışma prensipleri ve alt elemanlarının getirdiği bozucu etkilerin analizi ölçüm sonuçlarıyla ilgileşim göstermiştir. Kuantalayıcılar üzerine yapılan teorik analiz ve analizin modeller ile doğrulanması ise bütün senaryonun temellendirilmesi adına önemli bir yer taşımıştır.Analog to digital converters are instruments that convert a physical quantity, a voltage or a current are the most common quantities in an electrical conversion scenario, to a digital value that represents the amplitude of the physical quantity with respect to a reference.  Due to certain error factors, the digital value obtained after the conversion is not the perfect representation of the physical quantity. The design of an analog to digital converter integrated circuits requires the identification of these error factors and their optimization and minimization, and at the same time requiring the optimization of several other performance parameters such as power consumption, chip area and the number of external discrete components required. Reliable methods for characterizing and assessing the performance of analog to digital converters are required to verify and validate the design work.  This study focuses on the successive approximation register type of analog to digital converter, in an analysis, design and measurement scenario. The operation principle of the successive approximation register analog to digital converter is analyzed and the primary error factors, stemming from the quantization operation, that deteriorate the performance from an ideal analog to digital converter are identified. The analysis is carried over to the design of a novel 50Vpp input range, with 14bit resolution 250kS/s SAR ADC. The SAR ADC and its operation is presented, with the previously identified error sources are correlated to the operation of the various circuit elements that make up the circuit. Finally, the measurement setup for the SAR ADC is presented. With the measurement setup, the SAR ADC is characterized and its performance parameters are extracted.Yüksek LisansM.Sc

축차 비교형 아날로그-디지털 변환기의 성능 향상을 위한 기법에 대한 연구

학위논문 (박사)-- 서울대학교 대학원 : 전기·컴퓨터공학부, 2016. 8. 김수환.This thesis is written about a performance enhancement technique for the successive-approximation-register analog-to-digital converter (SAR ADC). More specifically, it focuses on improving the resolution of the SAR ADC. The basic operation principles and the architecture of the conventional SAR ADC is examined. To gain insight on areas of improvement, a deeper look is taken at the building components of the SAR ADC. Design considerations of these components are discussed, along with the performance limiting factors in the resolution and bandwidth domains. Prior works which challenge these problems in order to improve the performance of the SAR ADC are presented. To design SAR ADCs, a high-level modeling is presented. This model includes various non-ideal effects that occur in the design and operation. Simulation examples are shown how the model is efficient and useful in the initial top-level designing of the SAR ADC. Then, the thesis proposes a technique that can enhance the resolution. The SAR ADC using integer-based capacitor digital-to-analog converter (CDAC) exploiting redundancy is presented. This technique improves the mismatch problem that arises with the widely used split-capacitor structure in the CDAC of the SAR ADC. Unlike prior works, there is no additional overhead of additional calibration circuits or reference voltages. A prototype SAR ADC which uses the integer-based CDAC exploiting redundancy is designed for automotive applications. Measurement results show a resolution level of 12 bits even without any form of calibration. Finally, the conclusion about the operation and effectiveness on the proposed technique is drawn.CHAPTER 1 INTRODUCTION 1 1.1 MOTIVATION 1 1.2 THESIS ORGANIZATION 5 CHAPTER 2 CONVENTIONAL SUCCESSIVE-APPROXIMATION-REGISTER ANALOG-TO-DIGITAL CONVERTERS 7 2.1 INTRODUCTION 7 2.2 OPERATION PRINCIPLE OF THE CONVENTIONAL SAR ADC 8 2.2.1. OVERVIEW OF THE OPERATION 8 2.2.2. SAMPLING PHASE 10 2.2.3. CONVERSION PHASE 11 2.3 STRUCTURE OF THE CONVENTIONAL SAR ADC 15 2.3.1. FULL STRUCTURE OF THE CONVENTIONAL SAR ADC 15 2.3.2. CAPACITOR DIGITAL-TO-ANALOG CONVERTER (CDAC) 17 2.3.3. COMPARATOR 21 2.3.4. CONTROL LOGIC 23 2.4 PERFORMANCE LIMITING FACTORS 24 2.4.1. RESOLUTION LIMITING FACTORS 24 2.4.2. OPERATION BANDWIDTH LIMITING FACTORS 28 2.5 PRIOR WORK 30 2.5.1. INTRODUCTION 30 2.5.2. SPLIT-CAPACITOR STRUCTURE OF THE CDAC 31 2.5.3. REDUNDANCY AND CDAC WEIGHT DISTRIBUTION 33 2.5.4. ASYNCHRONOUS CONTROL LOGIC 36 2.5.5. CALIBRATION TECHNIQUES 37 2.5.4. DOUBLE-SAMPLING TECHNIQUE FOR SAMPLING TIME REDUCTION 38 2.5.6. TWO-COMPARATOR ARCHITECTURE FOR COMPARATOR DECISION TIME REDUCTION 40 2.5.7. MAJORITY VOTING FOR RESOLUTION ENHANCEMENT 41 CHAPTER 3 MODELING OF THE SAR ADC 43 3.1 INTRODUCTION 43 3.2 WEIGHT DISTRIBUTION OF THE CAPACITOR DAC AND REDUNDANCY 44 3.3 SPLIT-CAPACITOR ARRAY TECHNIQUE 47 3.4 PARASITIC EFFECTS OF THE CAPACITOR DAC 48 3.5 MISMATCH MODEL OF THE CAPACITOR DAC 51 3.6 SETTLING ERROR OF THE DAC 53 3.7 COMPARATOR DECISION ERROR 58 3.8 DIGITAL ERROR CORRECTION 59 CHAPTER 4 SAR ADC WITH INTEGER-BASED SPLIT-CDAC EXPLOITING REDUNDANCY FOR AUTOMOTIVE APPLICATIONS 60 4.1 INTRODUCTION 60 4.2 MOTIVATION 61 4.3 PRIOR WORK ON RESOLVING THE SPLIT-CAPACITOR CDAC MISMATCH FOR THE SAR ADC 64 4.3.1. CONVENTIONAL SPLIT-CAPACITOR CDAC FOR THE SAR ADC 64 4.3.2. SPLITTING THE LAST STAGE OF THE LSB-SIDE OF THE CDAC 66 4.3.3. CALIBRATION OF THE NON-INTEGER MULTIPLE BRIDGE CAPACITOR 67 4.3.4. INTEGER-MULTIPLE BRIDGE CAPACITOR WITH LSB-SIDE CAPACITOR ARRAY CALIBRATION 68 4.3.5. OVERSIZED BRIDGE CAPACITOR WITH ADDITIONAL FRACTIONAL REFERENCE VOLTAGE 69 4.4 PROPOSED INTEGER-BASED CDAC EXPLOITING REDUNDANCY FOR THE SAR ADC 70 4.5 CIRCUIT DESIGN 72 4.5.1. PROPOSED INTEGER-BASED CDAC EXPLOITING REDUNDANCY FOR SAR ADC 72 4.5.2. COMPARATOR 74 4.5.3. CONTROL LOGIC 75 4.6 IMPLEMENTATION AND EXPERIMENTAL RESULTS 76 4.6.1. LAYOUT 76 4.6.2. MEASUREMENT RESULTS AND CONCLUSIONS 82 CHAPTER 5 CONCLUSION AND FUTURE WORK 86 5.1 CONCLUSION 86 5.2 FUTURE WORK 87 APPENDIX. SAR ADC USING THRESHOLD-CONFIGURING COMPARATOR FOR ULTRASOUND IMAGING SYSTEMS 89 BIBLIOGRAPHY 120Docto

Data Conversion Within Energy Constrained Environments

Within scientific research, engineering, and consumer electronics, there is a multitude of new discrete sensor-interfaced devices. Maintaining high accuracy in signal quantization while staying within the strict power-budget of these devices is a very challenging problem. Traditional paths to solving this problem include researching more energy-efficient digital topologies as well as digital scaling.;This work offers an alternative path to lower-energy expenditure in the quantization stage --- content-dependent sampling of a signal. Instead of sampling at a constant rate, this work explores techniques which allow sampling based upon features of the signal itself through the use of application-dependent analog processing. This work presents an asynchronous sampling paradigm, based off the use of floating-gate-enabled analog circuitry. The basis of this work is developed through the mathematical models necessary for asynchronous sampling, as well the SPICE-compatible models necessary for simulating floating-gate enabled analog circuitry. These base techniques and circuitry are then extended to systems and applications utilizing novel analog-to-digital converter topologies capable of leveraging the non-constant sampling rates for significant sample and power savings

A Low-Power, Reconfigurable, Pipelined ADC with Automatic Adaptation for Implantable Bioimpedance Applications

Biomedical monitoring systems that observe various physiological parameters or electrochemical reactions typically cannot expect signals with fixed amplitude or frequency as signal properties can vary greatly even among similar biosignals. Furthermore, advancements in biomedical research have resulted in more elaborate biosignal monitoring schemes which allow the continuous acquisition of important patient information. Conventional ADCs with a fixed resolution and sampling rate are not able to adapt to signals with a wide range of variation. As a result, reconfigurable analog-to-digital converters (ADC) have become increasingly more attractive for implantable biosensor systems. These converters are able to change their operable resolution, sampling rate, or both in order convert changing signals with increased power efficiency. Traditionally, biomedical sensing applications were limited to low frequencies. Therefore, much of the research on ADCs for biomedical applications focused on minimizing power consumption with smaller bias currents resulting in low sampling rates. However, recently bioimpedance monitoring has become more popular because of its healthcare possibilities. Bioimpedance monitoring involves injecting an AC current into a biosample and measuring the corresponding voltage drop. The frequency of the injected current greatly affects the amplitude and phase of the voltage drop as biological tissue is comprised of resistive and capacitive elements. For this reason, a full spectrum of measurements from 100 Hz to 10-100 MHz is required to gain a full understanding of the impedance. For this type of implantable biomedical application, the typical low power, low sampling rate analog-to-digital converter is insufficient. A different optimization of power and performance must be achieved. Since SAR ADC power consumption scales heavily with sampling rate, the converters that sample fast enough to be attractive for bioimpedance monitoring do not have a figure-of-merit that is comparable to the slower converters. Therefore, an auto-adapting, reconfigurable pipelined analog-to-digital converter is proposed. The converter can operate with either 8 or 10 bits of resolution and with a sampling rate of 0.1 or 20 MS/s. Additionally, the resolution and sampling rate are automatically determined by the converter itself based on the input signal. This way, power efficiency is increased for input signals of varying frequency and amplitude

A Low-Power, Low-Area 10-Bit SAR ADC with Length-Based Capacitive DAC

A 2.5 V single-ended 10-bit successive-approximation-register analog-to-digital converter (SAR ADC) based on the TSMC 65 nm CMOS process is designed with the goal of achieving low power consumption (33.63 pJ/sample) and small area (2874 µm^2 ). It utilizes a novel length-based capacitive digital-to-analog converter (CDAC) layout to achieve low total capacitance for power efficiency, and a custom static asynchronous logic to free the dependence on a high-frequency external clock source. Two test chips have been designed and the problems found through testing the first chip are analyzed. Multiple improved versions of the ADC with minor variations are implemented on the second test chip for performance evaluation, and the test method is explained. Adviser: Sina Balkir and Michael Hoffma

CMOS Data Converters for Closed-Loop mmWave Transmitters

With the increased amount of data consumed in mobile communication systems, new solutions for the infrastructure are needed. Massive multiple input multiple output (MIMO) is seen as a key enabler for providing this increased capacity. With the use of a large number of transmitters, the cost of each transmitter must be low. Closed-loop transmitters, featuring high-speed data converters is a promising option for achieving this reduced unit cost.In this thesis, both digital-to-analog (D/A) and analog-to-digital (A/D) converters suitable for wideband operation in millimeter wave (mmWave) massive MIMO transmitters are demonstrated. A 2 76 bit radio frequency digital-to-analog converter (RF-DAC)-based in-phase quadrature (IQ) modulator is demonstrated as a compact building block, that to a large extent realizes the transmit path in a closed-loop mmWave transmitter. The evaluation of an successive-approximation register (SAR) analog-to-digital converter (ADC) is also presented in this thesis. Methods for connecting simulated and measured performance has been studied in order to achieve a better understanding about the alternating comparator topology.These contributions show great potential for enabling closed-loop mmWave transmitters for massive MIMO transmitter realizations

Design of Analog-to-Digital Converters with Embedded Mixing for Ultra-Low-Power Radio Receivers

In the field of radio receivers, down-conversion methods usually rely on one (or more) explicit mixing stage(s) before the analog-to-digital converter (ADC). These stages not only contribute to the overall power consumption but also have an impact on area and can compromise the receiver’s performance in terms of noise and linearity. On the other hand, most ADCs require some sort of reference signal in order to properly digitize an analog input signal. The implementation of this reference signal usually relies on bandgap circuits and reference buffers to generate a constant, stable, dc signal. Disregarding this conventional approach, the work developed in this thesis aims to explore the viability behind the usage of a variable reference signal. Moreover, it demonstrates that not only can an input signal be properly digitized, but also shifted up and down in frequency, effectively embedding the mixing operation in an ADC. As a result, ADCs in receiver chains can perform double-duty as both a quantizer and a mixing stage. The lesser known charge-sharing (CS) topology, within the successive approximation register (SAR) ADCs, is used for a practical implementation, due to its feature of “pre-charging” the reference signal prior to the conversion. Simulation results from an 8-bit CS-SAR ADC designed in a 0.13 μm CMOS technology validate the proposed technique