Advanced flight computer. Special study

This report documents a special study to define a 32-bit radiation hardened, SEU tolerant flight computer architecture, and to investigate current or near-term technologies and development efforts that contribute to the Advanced Flight Computer (AFC) design and development. An AFC processing node architecture is defined. Each node may consist of a multi-chip processor as needed. The modular, building block approach uses VLSI technology and packaging methods that demonstrate a feasible AFC module in 1998 that meets that AFC goals. The defined architecture and approach demonstrate a clear low-risk, low-cost path to the 1998 production goal, with intermediate prototypes in 1996

Application of G.hn broadband powerline communication for industrial control using COTS components

Broadband powerline communication is a technology developed mainly with consumer applications and bulk data transmission in mind. Typical use cases include file download, streaming, or last-mile internet access for residential buildings. Applications gaining momentum are smart metering and grid automation, where response time requirements are relatively moderate compared to industrial (real-time) control. This work investigates to which extent G.hn technology, with existing, commercial off-the-shelf components, can be used for real-time control applications. Maximum packet rate and latency statistics are investigated for different G.hn profiles and MAC algorithms. An elevator control system serves as an example application to define the latency and throughput requirements. The results show that G.hn is a feasible technology candidate for industrial IoT-type applications if certain boundary conditions can be ensured

Characterization and optimization of network traffic in cortical simulation

Considering the great variety of obstacles the Exascale systems have to face in the next future, a deeper attention will be given in this thesis to the interconnect and the power consumption. The data movement challenge involves the whole hierarchical organization of components in HPC systems — i.e. registers, cache, memory, disks. Running scientific applications needs to provide the most effective methods of data transport among the levels of hierarchy. On current petaflop systems, memory access at all the levels is the limiting factor in almost all applications. This drives the requirement for an interconnect achieving adequate rates of data transfer, or throughput, and reducing time delays, or latency, between the levels. Power consumption is identified as the largest hardware research challenge. The annual power cost to operate the system would be above 2.5 B$ per year for an Exascale system using current technology. The research for alternative power-efficient computing device is mandatory for the procurement of the future HPC systems. In this thesis, a preliminary approach will be offered to the critical process of co-design. Co-desing is defined as the simultaneos design of both hardware and software, to implement a desired function. This process both integrates all components of the Exascale initiative and illuminates the trade-offs that must be made within this complex undertaking

Scintillator Pad Detector: Very Front End Electronics

El Laboratori d'Altes Energies de La Salle és un membre d'un grup acreditat per la Generalitat. Aquest grup està format per part del Departament d'Estructura i Constituents de la Matèria de la Facultat de Física de la Universitat de Barcelona, part del departament d'Electrònica de la mateixa Facultat i pel grup de La Salle. Tots ells estan involucrats en el disseny d'un subdetector en l'experiment de LHCb del CERN: el SPD (Scintillator Pad Detector). El SPD és part del Calorímetre de LHCb. Aquest sistema proporciona possibles hadrons d'alta energia, electrons i fotons pel primer nivell de trigger. El SPD està format per una làmina centellejeadora de plàstic, dividida en 600 cel.les de diferent tamany per obtenir una millor granularitat aprop del feix. Les partícules carregades que travessin el centellejador generaran una ionització del mateix, a diferència dels fotons que no la ionitzaran. Aquesta ionització, generarà un pols de llum que serà recollit per una WLS que està enrotllada dins de les cel.les centellejadores. La llum serà transmesa al sistema de lectura mitjançant fibres clares. Per reducció de costos, aquestes 6000 cel.les estan dividides en grups, usant MAPMT (fotomultiplicadors multiànode) de 64 canals per rebre la informació en el sistema de lectura. El senyal de sortida dels fotomultilplicadors és irregular degut al baix nivell de fotoestadística, uns 20-30 fotoelectrons per MIP, i degut també a la resposta de la fibra WLS, que té un temps de baixada lent. Degut a tot això, el processat del senyal, es realitza primer durant la integració de la càrrega total i finalment per la correcció de la cua que conté el senyal provinent del PMT. Aquesta Tesi està enfocada en el sistema de lectura de l'electrònica del VFE del SPD. Aquest, està format per un ASIC (dissenyat pel grup de la UB) encarregat d'integrar el senyal, compensar el senyal restant i comparar el nivell d'energia obtingut amb un llindar programable (fa la distinció entre electrons i fotons), una FPGA que programa aquests llindars i compensacions de cada ASIC i fa el mapeig de cada canal rebut en el detector i finalment usa serialitzadors LVDS per enviar la informació de sortida al trigger de primer nivell. En el disseny d'aquest tipus d'electrònica s'haurà de tenir en compte, per un costat, restriccions de tipus mecànic: l'espai disponible per l'electrònica és limitat i escàs, i per un altre costat, el nivell de radiació que deurà suportar és considerable i s'haurà de comprobar que tots els components superin un cert test de radiació, i finalment, també s'haurà de tenir en compte la distància que separa els VFE dels racks on la informació és enviada i el tipus de senyal amb el que es treballa en aquest tipus d'experiments: mixta i de poc rang.El Laboratorio de Altas Energías de la Salle es un miembro de un grupo acreditado por La Generalitat. Este grupo está formado por parte del departamento de Estructura i Constituents de la Matèria de la Facultad de Física de la Universidad de Barcelona, parte del departamento de Electrónica de la misma Facultad y el grupo de La Salle. Todos ellos están involucrados en el diseño de un subdetector en el experimento de LHCb del CERN: El SPD (Scintillator Pad Detector). El SPD es parte del Calorímetro de LHCb. Este sistema proporciona posibles hadrones de alta energía, electrones y fotones para el primer nivel de trigger.El SPD está diseñado para distinguir entre electrones y fotones para el trigger de primer nivel. Este detector está formado por una lámina centelleadora de plástico, dividida en 6000 celdas de diferente tamaño para obtener una mejor granularidad cerca del haz. Las partículas cargadas que atraviesen el centelleador generarán una ionización del mismo, a diferencia de los fotones que no la generarán. Esta ionización generará, a su vez, un pulso de luz que será recogido por una WLS que está enrollada dentro de las celdas centelleadoras. La luz será transmitida al sistema de lectura mediante fibras claras. Para reducción de costes, estas 6000 celdas están divididas en grupos, utilizando un MAPMT (fotomultiplicadores multiánodo) de 64 canales para recibir la información en el sistema de lectura. La señal de salida de los fotomultiplicadores es irregular debido al bajo nivel de fotoestadística, unos 20-30 fotoelectrones por MIP, y debido también a la respuesta de la fibra WLS, que tiene un tiempo de bajada lento. Debido a todo esto, el procesado de la señal, se realiza primero mediante la integración de la carga total y finalmente por la substracción de la señal restante fuera del período de integración. Esta Tesis está enfocada en el sistema de lectura de la electrónica del VFE del SPD. Éste, está formado por un ASIC (diseñado por el grupo de la UB) encargado de integrar la señal, compensar la señal restante y comparar el nivel de energía obtenido con un umbral programable (que distingue entre electrones y fotones), y una FPGA que programa estos umbrales y compensaciones de cada ASIC, y mapea cada uno de los canales recibidos en el detector y finalmente usa serializadores LVDS para enviar la información de salida al trigger de primer nivel. En el diseño de este tipo de electrónica se deberá tener en cuenta, por un lado, restricciones del tipo mecánico: el espacio disponible para la electrónica en sí, es limitado y escaso, por otro lado, el nivel de radiación que deberá soportar es considerable y se tendrá que comprobar que todos los componentes usado superen un cierto test de radiación, y finalmente, también se deberá tener en cuenta la distancia que separa los VFE de los racks dónde la información es enviada y el tipo de señal con el que se trabaja en este tipo de experimentos: mixta y de poco rango.Laboratory in La Salle is a member of a Credited Research Group by La Generatitat. This group is formed by a part of the ECM department, a part of the Electronics department at UB (University of Barcelona) and La Salle's group. Together, they are involved in the design of a subdetector at LHCb Experiment at CERN: the SPD (Scintillator Pad Detector). The SPD is a part of LHCb Calorimeter. That system provides high energy hadrons, electron and photons candidates for the first level trigger. The SPD is designed to distinguish electrons and photons for this first level trigger. This detector is a plastic scintillator layer, divided in about 6000 cells of different size to obtain better granularity near the beam. Charged particles will produce, and photons will not, ionisation on the scintillator. This ionisation generates a light pulse that is collected by a Wavelength Shifting (WLS) fibre that is twisted inside the scintillator cell. The light is transmitted through a clear fibre to the readout system. For cost reduction, these 6000 cells are divided in groups using a MAPMT of 64 channels for receiving information in the readout system. The signal outing the SPD PMTs is rather unpredictable as a result of the low number of photostatistics, 20-30 photoelectrons per MIP, and the due to the response of the WLS fibre, which has low decay time. Then, the signal processing must be performed by first integrating the total charge and later subtracting to avoid pile-up. This PhD is focused on the VFE (Very Front End) of SPD Readout system. It is performed by a specific ASIC (designed by the UB group) which integrates the signal, makes the pile-up compensation, and compares the level obtained to a programmable threshold (distinguishing electrons and photons), an FPGA which programs the ASIC thresholds, pile-up subtraction and mapping the channels in the detector and finally LVDS serializers, in order to send information to the first level trigger system. Not only mechanical constraints had to be taken into account in the design of the card as a result of the little space for the readout electronics but also, on one hand, the radiation quote expected in the environment and on the other hand, the distance between the VFE electronics and the racks were information is sent and the signal range that this kind of experiments usually have

Analysis and Implementation of Communications Systems for Small Satellite Missions

Nano satellites are becoming more and more popular space platforms due to their relatively low cost. Constellations of many of these small satellites are being launched for scientific and research purposes. This thesis has examined implementing a communications system for small satellites that can be used to maintain constant contact with satellites as they orbit the Earth. It analyzes the various components of a small satellite and how they integrate. It then discusses the different abstraction layers that will be required in order to support the same software architecture across various types of hardware. An orbital analysis was performed to define the requirements for acquisition and loss of signal. Due to the ever increasing threat from space debris, a simulation using a high performance computing system to determine satellite threats was conducted. The thesis concludes with a communications analysis followed by a case study

Design and evaluation of the IBL BOC for the ATLAS experiment at CERN

In 2013 during a 20 month long shutdown of the LHC the Pixel Detector of the ATLAS Experiment at CERN will be upgraded by inserting a fourth innermost layer between the beam pipe and the current detector. This so called Insertable B-Layer (IBL) will be constructed with 448 of the new FE-I4 chips to handle the readout of the about 12 million pixels provided by the sensors of this layer. The improved architecture and increased bandwidth of these new readout chips requires new off-detector electronics which were decided to be also backwards compatible to the existing system. Hence the VME card pair establishing the optical interface to front-end and data acquisition (BOC) and managing the data processing and calibration (ROD) have been redesigned for the IBL. In this thesis the redesign of the BOC card is motivated and presented. At first the ATLAS Experiment is described and the need to upgrade the Pixel Detector with a new layer is explained. As the readout chip architecture of the current system has flaws preventing its use for the IBL the new FE-I4 is introduced, and with a look at the current off-detector electronics the need for a redesign of it is justified. Starting with the conceptual planning, the redesign process of the BOC card is presented from hard- and firmware development to testing of the first prototypes. The redesigned BOC is based on modern FPGA technology in conjunction with commercial off-the-shelf optical transceiver modules to provide an integration four times higher than the current system, including the flexibility to adjust to different use cases by simply changing the firmware

Development of readout electronics for the ATLAS tile calorimeter at the HL-LHC

El Gran Colisionador de Hadrones (LHC) es uno de los experimentos más grandes en el mundo. El LHC ha sido diseñado para explorar las fronteras de la física, descubriendo el bosón de Higgs en el año 2012 a través de una colaboración compuesta por más de 7,000 científicos e ingenieros. Durante el año 2026 el acelerador LHC sufrirá una actualización que dará paso al nuevo acelerador High Luminosity LHC (HL-LHC). El nuevo acelerador aumentará la luminosidad instantánea en un factor 5 comparado con el actual LHC y hasta un factor 10 la lumninosidad integrada. El diseño del HL-LHC y la consecuente actualización de los experimentos instalados en él, representa un desafío tecnológico excepcional. Este nuevo acelerador conlleva el desarrollo de nuevas tecnologías de aceleradores como imanes superconductores y cavidades, así como sistemas electrónicos que permiten adquirir y procesar la extraordinaria cantidad de datos que se generarán. Esta tesis se desarrolla dentro del marco del proyecto Demonstrator. Este proyecto pretende la evaluación y cualificación del funcionamiento de la electrónica de adquisición para el HL-LHC antes de su instalación en el subdetector ATLAS Tile Calorimeter. El proyecto Demonstrator no sólo abarca programas de pruebas de la nueva electrónica con haces de partículas (testbeam), sino la instalación de un módulo Demonstrator dentro del detector ATLAS incluyendo nuevos desarrollos electrónicos llevados a cabo para el HL-LHC. El módulo Demonstrator ha sido probado en varias campañas de evaluación con haces de partículas. Este módulo consta de 4 estructuras mecánicas de aluminio (mini-drawers) donde cada una alberga 12 fotomultiplicadores, una tarjeta MainBoard y una tarjeta DaughterBoard cuya función es la de transmitir las señales digitalizadas de los PMTs al sistema de adquisición fuera del detector. En la parte más alejada del detector se encuentra el Tile PreProcessor (TilePPr), que es el primer y más importante componente del sistema de adquisición de datos del detector ATLAS Tile Calorimeter en el HL-LHC. Este prototipo integra dos FPGAs de alta generación para la procesado de datos recibidos del módulo "Demonstrator". Además, el TilePPr es responsable de la distribución del reloj en todo el detector, así como de transmitir los comandos de configuraci ón para seleccionar los diferentes modos de operación del módulo. La comunicación con el detector se realiza a través de cuatro módulos ópticos QSFP que proporcionan un ancho de banda de 160 Gbps. En esta tesis se presenta el diseño del primer prototipo TilePPr diseñado para la operación y lectura del módulo Demonstrator, así como los desarrollos firmware que se han realizado para la tarjeta DaughterBoard y TilePPr, en especial para los enlaces ópticos de alta velocidad. Además esta tarjeta se ha utilizado durante tres campañas de pruebas con haces de partículas donde se ha demonstrado su correcto funcionamiento como sistema de adquisición y como sistema para la distribución del reloj. Este documento se estructura en siete capítulos. El primer capítulo introduce el detector Tile Calorimeter y el sistema de selección de eventos actualmente utilizado en el ATLAS. Especialmente se centra en el principio de operación del detector, ya que no cambiará en el HL-LHC. El segundo capítulo introduce al HL-LHC así como a las actualizaciones necesarias en el experimento ATLAS para poder cumplir con los nuevos requerimientos. También se detalla los desarrollos electrónicos para el HL-LHC dentro del marco del proyecto Demonstrator, describiendo, por tanto, los detalles técnicos de los sistemas de electrónica de front-end y back-end. El tercer capítulo trata el diseño de la tarjeta TilePPr. Presenta los requerimientos y elementos fundamentales que la componen. Se incluyen también los detalles del proceso de diseño, desde la concepción de la tarjeta hasta los detalles físicos de la misma, acompañados de simulaciones de integridad de la señal y pruebas de verificación realizadas sobre el prototipo final. En el cuarto capítulo se abarca una descripción de los módulos firmware, tanto para el front-end como para el back-end, necesarios para la operación del módulo Demonstrator. En este capítulo se pone un énfasis especial en el desarrollo de los enlaces de alta velocidad, así como los aspectos que se han tenido en cuenta durante su diseño para que proporcionen una latencia fija y determinista. En un quinto capítulo se detalla el desarrollo de herramientas digitales implementadas en FPGA para la monitorización de diferencias de fase entre relojes. Este capítulo detalla las técnicas de undersampling utilizadas actualmente para la medida de diferencias de fases, y se propone un nuevo circuito basado en técnicas de undersampling que mejoran las capacidades del original. Además se muestran los resultados experimentales obtenidos y se explica las aplicaciones e implementación del circuito propuesto en el TilePPr para la sincronización del módulo con el reloj del LHC y monitorización de diferencias de fase. El capítulo sexto, introduce a las pruebas realizadas con haces de hadrones donde se puede ver el conjunto de la electrónica del front-end y back-end. Además se muestran análisis de los datos obtenidos que permite la comparación entre la electrónica actual y la diseñada para el HL-LHC. Finalmente se incluyen las conclusiones de esta tesis, así como el trabajo futuro vinculado a la continuación de la línea de investigación presentada.The Large Hadron Collider (LHC) is one of largest particle accelerators in the world. It has been used to explore energy frontier physics since 2010, with a collaboration composed of more than 7,000 scientists from 60 different countries. After a major upgrade that will occur in the 2020s, the LHC will become the High Luminosity LHC (HL-LHC). The HL-LHC will increase the instantaneous luminosity by a factor 5 compared to the LHC. The integrated luminosity of the HL-LHC program will be 10 times the integrated luminosity of LHC. The R&D HL-LHC efforts involve a large community in Europe, but also in the US and Japan. The design of the HL-LHC and the consequent upgrade of the experiments at the HL-LHC represents an exceptional technological challenge. New accelerator technologies are under development such as superconducting magnets and cavities and high-throughput electronics to receive and process the extraordinary amount of data generated by the experiments. In addition, the new readout and trigger architecture planned for the ATLAS in the HL-LHC requires a complete redesign of the front-end and back-end electronics systems to cope with the new requirements in radiation levels, data bandwidth and clocking distribution. This thesis is focused on the development of readout electronics for the ATLAS experiment at the HL-LHC, particularly in the design of the Tile Preprocessor (TilePPr) prototype envisaged for the readout of the Tile Calorimeter and communication with the ATLAS trigger system. Chapters 1 and 2 present an introduction to the LHC and HL-LHC experiments, followed by an extensive review of the Tile Calorimeter and the plans for the ATLAS Phase II Upgrade for the HL-LHC. The TilePPr prototype hardware design is fully described in Chapter 3, followed by the result of signal integrity simulations that confirmed the correct design of the PCB. At the end of the chapter some experimental results obtained during the initial tests with the first prototypes are presented. Chapter 4 describes all the firmware developments implemented for the operation of the Demonstrator module in the TilePPr prototype and in the DaughterBoard. This chapter includes a detailed description of all the firmware blocks designed for the front-end and back-end electronics, focusing in the development of high-speed data links with fixed and deterministic latency. Chapter 5 presents the development of FPGA-based circuits for the precise measurement of phase differences between clocks. A phase measurement circuit, called OSUS, based on oversampling techniques is discussed. The experimental results with the OSUS circuit obtained from its implementation in the TilePPr prototype are presented here. The OSUS circuit permits the synchronization of the Demonstrator module and the LHC clock, as well as the monitoring of the phase stability of clocks with a precision of about 30 psRMS. Chapter 6 includes a description of the testbeam setup and some experimental physics results obtained. During these testbeam campaigns the TilePPr prototype was the main readout system in the back-end electronics operating the Demonstrator module. Finally, the conclusions and future plans for this work are given at the end of this document

Fault-tolerant satellite computing with modern semiconductors

Miniaturized satellites enable a variety space missions which were in the past infeasible, impractical or uneconomical with traditionally-designed heavier spacecraft. Especially CubeSats can be launched and manufactured rapidly at low cost from commercial components, even in academic environments. However, due to their low reliability and brief lifetime, they are usually not considered suitable for life- and safety-critical services, complex multi-phased solar-system-exploration missions, and missions with a longer duration. Commercial electronics are key to satellite miniaturization, but also responsible for their low reliability: Until 2019, there existed no reliable or fault-tolerant computer architectures suitable for very small satellites. To overcome this deficit, a novel on-board-computer architecture is described in this thesis.Robustness is assured without resorting to radiation hardening, but through software measures implemented within a robust-by-design multiprocessor-system-on-chip. This fault-tolerant architecture is component-wise simple and can dynamically adapt to changing performance requirements throughout a mission. It can support graceful aging by exploiting FPGA-reconfiguration and mixed-criticality.  Experimentally, we achieve 1.94W power consumption at 300Mhz with a Xilinx Kintex Ultrascale+ proof-of-concept, which is well within the powerbudget range of current 2U CubeSats. To our knowledge, this is the first COTS-based, reproducible on-board-computer architecture that can offer strong fault coverage even for small CubeSats.European Space AgencyComputer Systems, Imagery and Medi

A resilient 2-D waveguide communication fabric for hybrid wired-wireless NoC design

Hybrid wired-wireless Network-on-Chip (WiNoC) has emerged as an alternative solution to the poor scalability and performance issues of conventional wireline NoC design for future System-on-Chip (SoC). Existing feasible wireless solution for WiNoCs in the form of millimeter wave (mm-Wave) relies on free space signal radiation which has high power dissipation with high degradation rate in the signal strength per transmission distance. Moreover, over the lossy wireless medium, combining wireless and wireline channels drastically reduces the total reliability of the communication fabric. Surface wave has been proposed as an alternative wireless technology for low power on-chip communication. With the right design considerations, the reliability and performance benefits of the surface wave channel could be extended. In this paper, we propose a surface wave communication fabric for emerging WiNoCs that is able to match the reliability of traditional wireline NoCs. First, we propose a realistic channel model which demonstrates that existing mm-Wave WiNoCs suffers from not only free-space spreading loss (FSSL) but also molecular absorption attenuation (MAA), especially at high frequency band, which reduces the reliability of the system. Consequently, we employ a carefully designed transducer and commercially available thin metal conductor coated with a low cost dielectric material to generate surface wave signals with improved transmission gain. Our experimental results demonstrate that the proposed communication fabric can achieve a 5dB operational bandwidth of about 60GHz around the center frequency (60GHz). By improving the transmission reliability of wireless layer, the proposed communication fabric can improve maximum sustainable load of NoCs by an average of 20.9% and 133.3% compared to existing WiNoCs and wireline NoCs, respectively