Genome-wide association study reveals new insights into the heritability and genetic correlates of developmental dyslexia

Developmental dyslexia (DD) is a learning disorder affecting the ability to read, with a heritability of 40-60%. A notable part of this heritability remains unexplained, and large genetic studies are warranted to identify new susceptibility genes and clarify the genetic bases of dyslexia. We carried out a genome-wide association study (GWAS) on 2274 dyslexia cases and 6272 controls, testing associations at the single variant, gene, and pathway level, and estimating heritability using single-nucleotide polymorphism (SNP) data. We also calculated polygenic scores (PGSs) based on large-scale GWAS data for different neuropsychiatric disorders and cortical brain measures, educational attainment, and fluid intelligence, testing them for association with dyslexia status in our sample. We observed statistically significant (p <2.8 x 10(-6)) enrichment of associations at the gene level, forLOC388780(20p13; uncharacterized gene), and forVEPH1(3q25), a gene implicated in brain development. We estimated an SNP-based heritability of 20-25% for DD, and observed significant associations of dyslexia risk with PGSs for attention deficit hyperactivity disorder (atp(T) = 0.05 in the training GWAS: OR = 1.23[1.16; 1.30] per standard deviation increase;p = 8 x 10(-13)), bipolar disorder (1.53[1.44; 1.63];p = 1 x 10(-43)), schizophrenia (1.36[1.28; 1.45];p = 4 x 10(-22)), psychiatric cross-disorder susceptibility (1.23[1.16; 1.30];p = 3 x 10(-12)), cortical thickness of the transverse temporal gyrus (0.90[0.86; 0.96];p = 5 x 10(-4)), educational attainment (0.86[0.82; 0.91];p = 2 x 10(-7)), and intelligence (0.72[0.68; 0.76];p = 9 x 10(-29)). This study suggests an important contribution of common genetic variants to dyslexia risk, and novel genomic overlaps with psychiatric conditions like bipolar disorder, schizophrenia, and cross-disorder susceptibility. Moreover, it revealed the presence of shared genetic foundations with a neural correlate previously implicated in dyslexia by neuroimaging evidence.Peer reviewe

Algorithms for the efficiency of unreliable multicore processors and their On-Chip interconnect

La perspective de technologies nanométriques permet d'envisager l'avènement de processeurs constitués de centaines de coeurs de calcul. Néanmoins, l'utilisation de ces processeurs nécessitera de pallier aux problèmes de fiabilité et de variabilité inhérents à ces procédés de fabrication agressifs. Dans cette thèse, nous présentons un ensemble cohérent de techniques pour l'utilisation de processeurs multi-coeurs massivement parallèles, soumis à de forts taux de variabilité et de défaillance. Tout d' abord, la fiabilité du réseau d'interconnexion est abordée, avec la présentation de plusieurs algorithmes de routage tolérants aux fautes, sans interblocages et sans table de routage pour une meilleure scalabilité. Les différentes variantes de ces algorithmes permettent d'ajuster la complexité du réseau sur puce, en fonction des besoins en fiabilité des applications. A titre d'exemple, le plus performant des algorithmes de routage peut acheminer les paquets tant qu'il existe un chemin sans défaillance, et ce jusqu'à 40% de ressources défectueuses. Plusieurs évolutions ont également été étudiées afin d'améliorer les performances du réseau en présence d'un nombre important de fautes. Ensuite, nous proposons une technique auto-adaptative de gestion des applications parallèles, basée sur un routage tolérant aux fautes. L'affectation dynamique des tâches se base sur la recherche adaptative des noeuds de calcul, afin de diminuer la consommation énergétique de l'application en présence de variabilité. Enfin, nous présentons un modèle de simulation de haut-niveau appelé VOCIS (Versatile On-Chip Interconnect Simulator), développé pendant cette thèse. Il permet l'étude approfondie des réseaux d'interconnexion et des routages tolérants aux fautes dans des conditions complexes, afin de répondre aux contraintes propres à ce travail. Nous décrivons son architecture et ses capacités de visualisation. Finalement, nous analysons et illustrons plusieurs résultats expérimentaux originaux obtenus avec ce modèle.The perspective of nanometric technologies foreshadows the advent of processors consisting of hundreds of computation cores. However, the exploitation of these processors will require to cope with reliability and variability issues inherent to these aggressive manufacturing processes. In this thesis, we present a coherent set of techniques for the utilization of many-cores processors subject to high defect and variability rates. First, the interconnection network reliability is addressed, with the presentation of several deadlock-free fault-tolerant routing algorithms, without routing tables for improving their scalability. The different variants of these algorithms allow for the tune-up of NoC complexity, depending on applications' reliability requirements. For example, the most performant routing algorithm is able to transmit packets as long as a fault-free path exists, with defect rates as high as 40%. Evolutions have also been studied, in order to improve the interconnect performances in the presence of a large number of faults. Second, we propose a self-adaptive technique for the management of parallel applications, based on a fault-tolerant interconnect. The dynamic tasks mapping is based on the adaptive search of computing nodes, in order to reduce the application's energy consumption in the presnece of variability. Third, we present a high-level simulation model named VOCIS (Versatile On-Chip Interconnect Simulator), developed during this thesis. The model allows in-depth study of interconnection networks and fault-tolerant routings under complex settings, in order to meet the specific constraints of this work. The architecture and visualization features are described. Finally, we analyse and illustrate original experimental results obtained with this model

Contributions aux processeurs multi-coeurs massivement parallèles en technologie en rupture : routage tolérant aux fautes de réseau d'interconnexion et auto-adaptabilité des applications

The perspective of nanometric technologies foreshadows the advent of processors consisting of hundreds of computation cores. However, the exploitation of these processors will require to cope with reliability and variability issues inherent to these aggressive manufacturing processes. In this thesis, we present a coherent set of techniques for the utilization of many-cores processors subject to high defect and variability rates. First, the interconnection network reliability is addressed, with the presentation of several deadlock-free fault-tolerant routing algorithms, without routing tables for improving their scalability. The different variants of these algorithms allow for the tune-up of NoC complexity, depending on applications' reliability requirements. For example, the most performant routing algorithm is able to transmit packets as long as a fault-free path exists, with defect rates as high as 40%. Evolutions have also been studied, in order to improve the interconnect performances in the presence of a large number of faults. Second, we propose a self-adaptive technique for the management of parallel applications, based on a fault-tolerant interconnect. The dynamic tasks mapping is based on the adaptive search of computing nodes, in order to reduce the application's energy consumption in the presnece of variability. Third, we present a high-level simulation model named VOCIS (Versatile On-Chip Interconnect Simulator), developed during this thesis. The model allows in-depth study of interconnection networks and fault-tolerant routings under complex settings, in order to meet the specific constraints of this work. The architecture and visualization features are described. Finally, we analyse and illustrate original experimental results obtained with this model.La perspective de technologies nanométriques permet d'envisager l'avènement de processeurs constitués de centaines de coeurs de calcul. Néanmoins, l'utilisation de ces processeurs nécessitera de pallier aux problèmes de fiabilité et de variabilité inhérents à ces procédés de fabrication agressifs. Dans cette thèse, nous présentons un ensemble cohérent de techniques pour l'utilisation de processeurs multi-coeurs massivement parallèles, soumis à de forts taux de variabilité et de défaillance. Tout d' abord, la fiabilité du réseau d'interconnexion est abordée, avec la présentation de plusieurs algorithmes de routage tolérants aux fautes, sans interblocages et sans table de routage pour une meilleure scalabilité. Les différentes variantes de ces algorithmes permettent d'ajuster la complexité du réseau sur puce, en fonction des besoins en fiabilité des applications. A titre d'exemple, le plus performant des algorithmes de routage peut acheminer les paquets tant qu'il existe un chemin sans défaillance, et ce jusqu'à 40% de ressources défectueuses. Plusieurs évolutions ont également été étudiées afin d'améliorer les performances du réseau en présence d'un nombre important de fautes. Ensuite, nous proposons une technique auto-adaptative de gestion des applications parallèles, basée sur un routage tolérant aux fautes. L'affectation dynamique des tâches se base sur la recherche adaptative des noeuds de calcul, afin de diminuer la consommation énergétique de l'application en présence de variabilité. Enfin, nous présentons un modèle de simulation de haut-niveau appelé VOCIS (Versatile On-Chip Interconnect Simulator), développé pendant cette thèse. Il permet l'étude approfondie des réseaux d'interconnexion et des routages tolérants aux fautes dans des conditions complexes, afin de répondre aux contraintes propres à ce travail. Nous décrivons son architecture et ses capacités de visualisation. Finalement, nous analysons et illustrons plusieurs résultats expérimentaux originaux obtenus avec ce modèle

Contributions aux processeurs multi-coeurs massivement parallèles en technologie en rupture (routage tolérant aux fautes de réseau d'interconnexion et auto-adaptabilité des applications)

La perspective de technologies nanométriques permet d'envisager l'avènement de processeurs constitués de centaines de coeurs de calcul. Néanmoins, l'utilisation de ces processeurs nécessitera de pallier aux problèmes de fiabilité et de variabilité inhérents à ces procédés de fabrication agressifs. Dans cette thèse, nous présentons un ensemble cohérent de techniques pour l'utilisation de processeurs multi-coeurs massivement parallèles, soumis à de forts taux de variabilité et de défaillance. Tout d' abord, la fiabilité du réseau d'interconnexion est abordée, avec la présentation de plusieurs algorithmes de routage tolérants aux fautes, sans interblocages et sans table de routage pour une meilleure scalabilité. Les différentes variantes de ces algorithmes permettent d'ajuster la complexité du réseau sur puce, en fonction des besoins en fiabilité des applications. A titre d'exemple, le plus performant des algorithmes de routage peut acheminer les paquets tant qu'il existe un chemin sans défaillance, et ce jusqu'à 40% de ressources défectueuses. Plusieurs évolutions ont également été étudiées afin d'améliorer les performances du réseau en présence d'un nombre important de fautes. Ensuite, nous proposons une technique auto-adaptative de gestion des applications parallèles, basée sur un routage tolérant aux fautes. L'affectation dynamique des tâches se base sur la recherche adaptative des noeuds de calcul, afin de diminuer la consommation énergétique de l'application en présence de variabilité. Enfin, nous présentons un modèle de simulation de haut-niveau appelé VOCIS (Versatile On-Chip Interconnect Simulator), développé pendant cette thèse. Il permet l'étude approfondie des réseaux d'interconnexion et des routages tolérants aux fautes dans des conditions complexes, afin de répondre aux contraintes propres à ce travail. Nous décrivons son architecture et ses capacités de visualisation. Finalement, nous analysons et illustrons plusieurs résultats expérimentaux originaux obtenus avec ce modèle.The perspective of nanometric technologies foreshadows the advent of processors consisting of hundreds of computation cores. However, the exploitation of these processors will require to cope with reliability and variability issues inherent to these aggressive manufacturing processes. In this thesis, we present a coherent set of techniques for the utilization of many-cores processors subject to high defect and variability rates. First, the interconnection network reliability is addressed, with the presentation of several deadlock-free fault-tolerant routing algorithms, without routing tables for improving their scalability. The different variants of these algorithms allow for the tune-up of NoC complexity, depending on applications' reliability requirements. For example, the most performant routing algorithm is able to transmit packets as long as a fault-free path exists, with defect rates as high as 40%. Evolutions have also been studied, in order to improve the interconnect performances in the presence of a large number of faults. Second, we propose a self-adaptive technique for the management of parallel applications, based on a fault-tolerant interconnect. The dynamic tasks mapping is based on the adaptive search of computing nodes, in order to reduce the application's energy consumption in the presnece of variability. Third, we present a high-level simulation model named VOCIS (Versatile On-Chip Interconnect Simulator), developed during this thesis. The model allows in-depth study of interconnection networks and fault-tolerant routings under complex settings, in order to meet the specific constraints of this work. The architecture and visualization features are described. Finally, we analyse and illustrate original experimental results obtained with this model.SAVOIE-SCD - Bib.électronique (730659901) / SudocGRENOBLE1/INP-Bib.électronique (384210012) / SudocGRENOBLE2/3-Bib.électronique (384219901) / SudocSudocFranceF

Developmental dyslexia, developmental coordination disorder and comorbidity discrimination using multimodal structural and functional neuroimaging

International audienc

Developmental dyslexia, developmental coordination disorder and comorbidity discrimination using multimodal structural and functional neuroimaging

International audienc

Des avens‐pièges à Artiodactyles dans le massif des Bauges : Trois exemples sur le plateau du Revard (Savoie)

International audienceLe massif des Bauges est situé dans les Préalpes françaises septentrionales. Il renferme des réseaux karstiques très étendus, principalement développés dans les calcaires urgoniens. Certaines cavités des Bauges ont fonctionné comme des pièges naturels, et ont permis une excellente conservation des ossements des animaux qui y sont tombés, notamment durant l’Holocène. À titre d’exemple, sont présentées trois cavités situées sur le plateau du Revard, ayant la particularité d’avoir piégé des Artiodactyles : le Creux de Élaphes (Les Déserts), qui a livré les squelettes quasi complets de trois aurochs et de deux cerfs ; le Gouffre de la Chèvre (La Féclaz), qui a permis de recueillir un bucrâne d’aurochs mâle ; et le Trou des Artios (Saint François-de-Sales), qui renferme encore les squelettes d’un aurochs, de sept cerfs et d’un chevreuil. L’étude paléontologique de ces sites et les datations 14C renseignent la chronologie des fréquentations des troupeaux d’Artiodactyles – surtout d’aurochs – dans le massif. Les observations sur la répartition spatiale des ossements et leur état de conservation permettent de mieux comprendre les processus de formation de ces sites, et alimenteront notre référentiel taphonomique sur les altérations climato-édaphiques et biologiques dans les karsts d’altitude

Atypical connectivity in the cortico-striatal network in NF1 children and its relationship with procedural perceptual-motor learning and motor skills

International audienceIntroduction: Neurofibromatosis type 1 (NF1) is considered a model of neurodevelopmental disorder because of the high frequency of learning deficits, especially developmental coordination disorder. In neurodevelopmental disorder, Nicolson and Fawcett formulated the hypothesis of an impaired procedural learning system that has its origins in cortico-subcortical circuits. Our aim was to investigate the relationship between cortico-striatal connectivity and procedural perceptual-motor learning performance and motor skills in NF1 children. Methods: Seventeen NF1 and 18 typically developing children aged between 8 and 12 years old participated in the study. All were right-handed and did not present intellectual or attention deficits. In all children, procedural perceptual-motor learning was assessed using a bimanual visuo-spatial serial reaction time task (SRTT) and motor skills using the Movement Assessment Battery for Children (M-ABC). All participants underwent a resting-state functional MRI session. We used a seed-based approach to explore cortico-striatal connectivity in somatomotor and frontoparietal networks. A comparison between the groups' striato-cortical connectivity and correlations between connectivity and learning (SRTT) and motor skills (M-ABC) were performed. Results: At the behavioral level, SRTT scores are not significantly different in NF1 children compared to controls. However, M-ABC scores are significantly impaired within 9 patients (scores below the 15th percentile). At the cerebral level, NF1 children present a higher connectivity in the cortico-striatal regions mapping onto the right angular gyrus compared to controls. We found that the higher the connectivity values between these regions, differentiating NF1 and controls, the lower the M-ABC scores in the whole sample. No correlation was found for the SRTT scores. Conclusion: NF1 children present atypical hyperconnectivity in cortico-striatal connections. The relationship with motor skills could suggest a sensorimotor dysfunction already found in children with developmental coordination disorder. These abnormalities are not linked to procedural perceptual-motor learning assessed by SRTT