uRT51: An Embedded Real-Time processor implemented on FPGA devices

In this paper we describe and evaluate the main features of the uRT51 processor. The uRT51 processor was designed for embedded realtime control applications. It is a processor architecture that incorporates the specific functions of a real-time system in hardware. It was described using synthesizable VHDL and it was implemented on FPGA devices. We describe how the uRT51 processor supports time, events, task and priorities. The performance of the uRT51 processor is evaluated using a control application as a case study. The experiments show that the uRT51 processor scheduling features outperform the ones obtained using a traditional RTOS-based real-time system.Fil: Cayssials, Ricardo Luis. Consejo Nacional de Investigaciones Científicas y Técnicas. Centro Científico Tecnológico Conicet - Bahía Blanca; Argentina. Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras; ArgentinaFil: Duval, M,. Provincia de Buenos Aires. Gobernación. Comisión de Investigaciones Científicas; Argentina. Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras; ArgentinaFil: Ferro, Edgardo Carlos. Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras; Argentina. Consejo Nacional de Investigaciones Científicas y Técnicas. Centro Científico Tecnológico Conicet - Bahía Blanca; ArgentinaFil: Alimenti, O.. Consejo Nacional de Investigaciones Científicas y Técnicas. Centro Científico Tecnológico Conicet - Bahía Blanca; Argentina. Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras; Argentin

A Verilog HDL digital architecture for delay calculation

A method for the calculation of the delay between two digital signals with central frequencies in the range [20, 300] Hz is presented. The method performs a delay calculation in order to determine the bearing angle of a sound source. Computing accuracy is tested against a previous implementation of the Cross Correlation Derivative method. A Verilog RTL model of the method has been tested on a Xilinx® FPGA in order to evaluate the real performance of the method. Simulations of an ASIC design on a standard CMOS technology predict a power saving of about 25 times per delay stage over previous implementations.Fil: Chacón-Rodríguez, A.. Universidad de Mar del Plata. Laboratorio de Componentes Electrónicos; ArgentinaFil: Martín-Pirchio, F. N.. Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras; ArgentinaFil: Julian, Pedro Marcelo. Consejo Nacional de Investigaciones Científicas y Técnicas. Centro Científico Tecnológico Conicet - Bahía Blanca. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages". Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages"; ArgentinaFil: Mandolesi, Pablo Sergio. Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras; Argentin

Reduction of total harmonic distortion in power inverters

The output voltage of PWM power inverters shows harmonic distortion due to several causes; the main ones are the modulation algorithm, nonlinearities in the output filter, dead times, voltage drops across the switches and modulation of the dc bus voltage. The distortion is more evident when using low dc bus voltages. As a result, motors driven by these inverters have important torque pulsations. This work proposes to reduce the distortion produced by dead times and voltage drops across the switches using a simple algorithm that recalculates the width of each PWM pulse, while preserving the ideal area. By simulation, the THD was reduced from 18% to 0.29% in a single-phase inverter. The proposed algorithm only needs products and sums, so it is suitable for being implemented on a DSP with a very low processing load.Fil: Oliva, Alejandro Raul. Consejo Nacional de Investigaciones Científicas y Técnicas. Centro Científico Tecnológico Conicet - Bahía Blanca. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages". Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages"; ArgentinaFil: Chiacchiarini, Hector Gerardo. Consejo Nacional de Investigaciones Científicas y Técnicas. Centro Científico Tecnológico Conicet - Bahía Blanca. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages". Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages"; ArgentinaFil: Aymonino, Oscar Andres. Consejo Nacional de Investigaciones Científicas y Técnicas. Centro Científico Tecnológico Conicet - Bahía Blanca. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages". Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages"; ArgentinaFil: Mandolesi, Pablo Sergio. Consejo Nacional de Investigaciones Científicas y Técnicas. Centro Científico Tecnológico Conicet - Bahía Blanca. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages". Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages"; Argentin

Development of a state feedback controller for the synchronous buck converter

A digital control algorithm for a current-mode (CM) and a voltage-mode (VM) synchronous buck converter (SBC) is developed. In both cases, the design leads to a stable controller, even for a duty cycle larger than 50%. The desired output voltage and the transient response can be independently specified. Moreover, zero steady-state error in the output voltage can be obtained with the aid of additional dynamics. In both cases, the specification is done by pole placement using complete state feedback. A discrete-time model is used to design the feedback gains. Both the stability and the small-signal transient response are analyzed. In another paper (Oliva et al., 2003) the control algorithms are experimentally validated with a DSP-controlled SBC.Fil: Oliva, Alejandro Raul. Consejo Nacional de Investigaciones Científicas y Técnicas. Centro Científico Tecnológico Conicet - Bahía Blanca. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages". Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages"; ArgentinaFil: Chiacchiarini, Hector Gerardo. Consejo Nacional de Investigaciones Científicas y Técnicas. Centro Científico Tecnológico Conicet - Bahía Blanca. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages". Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages"; ArgentinaFil: Bortolotto, Gustavo. Consejo Nacional de Investigaciones Científicas y Técnicas. Centro Científico Tecnológico Conicet - Bahía Blanca. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages". Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages"; Argentin

Organización de computadoras

Documento PDF, 37 páginasGuía de estudio para el curso Organización de computadoras, código 0823, que imparte la Escuela de Ciencias Exactas y Naturales de la UNED.Universidad Estatal a Distancia de Costa Ric

Redes Bayesianas para detección de roles de equipos en aprendizaje colaborativo soportado por computadoras

El trabajo colaborativo soportado por computadoras permite a los estudiantes que se encuentran en lugares remotos trabajar de manera conjunta en el mismo entorno virtual y permite la comunicación de ideas e información entre los integrantes del grupo. Sin embargo, como no todos los estudiantes son iguales, es importante estudiar las características de éstos para construir grupos de trabajo más productivos. La teoría de roles de equipo posibilita obtener buen desempeño en los equipos de trabajo considerando habilidades individuales, combinando las falencias de cada rol con las fortalezas de los otros. Generalmente, las personas tienen que completar extensos cuestionarios para poder determinar sus roles de equipo. En este trabajo, se propone un método alternativo para realizar esta detección a través de un sistema de aprendizaje colaborativo y a partir de la utilización de la técnica de Redes Bayesianas.Computer-supported collaborative learning allows students who are in different places to work together in the same virtual space, and supports the communication of ideas and information among learners. However, as not all students are identical, it is important to study users' characteristics to build more productive teams. Team Roles Theory allows obtaining very good team performance taking into account individual skills, combining the weaknesses of each role with the strengths of others. Originally, people have to complete extensive questionnaires to determine their team role. In this work we propose an alternative method to make this detection through a collaborative learning system and by using a Bayesian Network.Fil: Balmaceda, José María. Consejo Nacional de Investigaciones Científicas y Técnicas. Centro Científico Tecnológico Conicet - Tandil. Instituto Superior de Ingeniería del Software. Universidad Nacional del Centro de la Provincia de Buenos Aires. Instituto Superior de Ingeniería del Software; ArgentinaFil: Schiaffino, Silvia Noemi. Consejo Nacional de Investigaciones Científicas y Técnicas. Centro Científico Tecnológico Conicet - Tandil. Instituto Superior de Ingeniería del Software. Universidad Nacional del Centro de la Provincia de Buenos Aires. Instituto Superior de Ingeniería del Software; ArgentinaFil: Godoy, Daniela Lis. Consejo Nacional de Investigaciones Científicas y Técnicas. Centro Científico Tecnológico Conicet - Tandil. Instituto Superior de Ingeniería del Software. Universidad Nacional del Centro de la Provincia de Buenos Aires. Instituto Superior de Ingeniería del Software; Argentin

An efficient wireless power transmitter based on companded OFDM signals

In this work, a waveform design using a combination of OFDM and companding technique is proposed to improve the wireless power transfer (WPT) efficiency without sacrificing the wireless information transfer performance. Employing a Simultaneous Wireless Information and Power Transfer (SWIPT) scheme called Power Splitting (PS) protocol, the transfer of power and data is achieved simultaneously between a Power Beacon (PB) and a receiver node.Furthermore, in order to capture all important nonlinear behaviors of a real energy harvester rectifier circuit, a curve fitting-based nonlinear rectifier model is used.Results show that the use of this companding technique allows the power amplifier (PA) to generate and transmit signals for WPT in a more efficient way, improving also the conversion efficiency of the energy harvester.Fil: Fernández, Santiago. Consejo Nacional de Investigaciones Científicas y Técnicas. Centro Científico Tecnológico Conicet - Bahía Blanca. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages". Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages"; Argentina. Universidad Nacional del Sur; Argentina. Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras; ArgentinaFil: Gregorio, Fernando Hugo. Universidad Nacional del Sur; Argentina. Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras; Argentina. Consejo Nacional de Investigaciones Científicas y Técnicas. Centro Científico Tecnológico Conicet - Bahía Blanca. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages". Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages"; ArgentinaFil: López Martínez, Javier. Instituto Universitario de Investigación En Telecomunic; España. Communications And Signal Processing Lab; España. Universidad de Málaga, Cei Andalucía Tech, Etsi Telecom; EspañaFil: Cousseau, Juan Edmundo. Universidad Nacional del Sur; Argentina. Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras; Argentina. Consejo Nacional de Investigaciones Científicas y Técnicas. Centro Científico Tecnológico Conicet - Bahía Blanca. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages". Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages"; Argentina2021 XIX Workshop on Information Processing and Control (RPIC)San JuanArgentinaResearch to Practice Inclusive Communitie

Algebra lineal en clusters basados en redes ethernet

Algunas de las ventajas que tienen las redes de computadoras utilizadas para cómputo paralelo (o clusters) son muy conocidas y de hecho se aprovechan en múltiples áreas de investigación y aplicación [3] [4] [11]:\n· Creciente potencia de cálculo, con costo casi constante o en algunos casos disminuyendo a medida que avanza el tiempo y la tecnología.\n· Creciente disponibilidad en el mercado de nuevas tecnologías, o al menos de tecnologías avanzadas a bajo costo (cómputo superescalar en las computadoras de escritorio, por ejemplo).\n· Creciente disponibilidad de sofware de uso libre y gratuito, que abarca desde sistemas operativos (Linux) hasta software de cálculo numérico especializado (LAPACK en el caso de los problemas provenientes del álgebra lineal).\n· Redes de interconexión muy simples de instalar en términos de hardware y software, a muy bajo costo y con amplia disponibilidad en el mercado.\n· Redes de computadoras ya instaladas que tienen “costo cero” al menos desde el punto de vista del hardware de cómputo paralelo disponible y aprovechable.Eje: Sistemas Distribuido

IP Core for Timed Petri Nets

In this article, we present a Timed Petri Nets Processor which can be directly programmed using Petri Nets formalism vectors and matrixes. This processor can leverage the power of Petri Nets for modeling real-time systems and formally verify their properties, which prevent programming errors. The Petri Nets Processor was developed as an IP-core to be inserted in a Multi-Core system. Therefore, we can model the system requirements with Petri Nets, formally verifying all its properties and by using the IP-core to implement the system is possible to ensure that all properties will be met.http://www.sase.com.ar/2013/files/2013/09/CASE2013_ForoPoster_v5L.pdfFil: Micolini, Orlando. Universidad Nacional de Córdoba. Facultad de Ciencias Exactas, Físicas y Naturales. Laboratorio de Arquitectura de Computadoras; Argentina.Fil: Nonino, Julián. Universidad Nacional de Córdoba. Facultad de Ciencias Exactas, Físicas y Naturales. Laboratorio de Arquitectura de Computadoras; Argentina.Fil: Pisetta, Carlos R. Universidad Nacional de Córdoba. Facultad de Ciencias Exactas, Físicas y Naturales. Laboratorio de Arquitectura de Computadoras; Argentina.Ingeniería Eléctrica y Electrónic