1,028 research outputs found
Product assurance technology for custom LSI/VLSI electronics
The technology for obtaining custom integrated circuits from CMOS-bulk silicon foundries using a universal set of layout rules is presented. The technical efforts were guided by the requirement to develop a 3 micron CMOS test chip for the Combined Release and Radiation Effects Satellite (CRRES). This chip contains both analog and digital circuits. The development employed all the elements required to obtain custom circuits from silicon foundries, including circuit design, foundry interfacing, circuit test, and circuit qualification
Investigation of Single pMOSFET Gate Oxide Degradation on NOR Logic Circuit Operability
The impact of gate oxide degradation of a single pMOSFET on the performance of the CMOS NOR logic circuit has been examined using a switch matrix technique. A constant voltage stress of -4.0V was used to induce a low level of degradation to the 2.0nm gate oxide of the pMOSFET. Characteristics of the CMOS NOR logic circuit following gate oxide degradation are analyzed in both the DC and V-t domains. The NOR gate rise time increases by approximately 30%, which may lead to timing or logic errors in high frequency digital circuits. Additionally, the voltage switching point of the NOR logic circuit shifts by 9% which could affect operation of analog or mixed signal designs. This shift in NOR logic circuit performance is correlated to an increased channel resistance of the stressed pMOSFET
Benchmarking the screen-grid field effect transistor (SGrFET) for digital applications
Continuous scaling of CMOS technology has now reached a state of evolution, therefore,
novel device structures and new materials have been proposed for this purpose. The Screen-
Grid field Effect Transistor is introduced as a as a novel device structure that takes advantage
of several innovative aspects of the FinFET while introducing new geometrical feature to
improve a FET device performance. The idea is to design a FET which is as small as possible
without down-scaling issues, at the same time satisfying optimum device performance for
both analogue and digital applications. The analogue operation of the SGrFET shows some
promising results which make it interesting to continue the investigation on SGrFET for
digital applications. The SGrFET addresses some of the concerns of scaled CMOS such as
Drain Induce Barrier Lowering and sub-threshold slope, by offering the superior short
channel control. In this work in order to evaluate SGrFET performance, the proposed device
compared to the classical MOSFET and provides comprehensive benchmarking with
finFETs. Both AC and DC simulations are presented using TaurusTM and MediciTM
simulators which are commercially available via Synopsis. Initial investigation on the novel
device with the single gate structure is carried out. The multi-geometrical characteristic of the
proposed device is used to reduce parasitic capacitance and increase ION/IOFF ratio to improve
device performance in terms of switching characteristic in different circuit structures. Using
TaurusTM AC simulation, a small signal circuit is introduced for SGrFET and evaluated using
both extracted small signal elements from TaurusTM and Y-parameter extraction.
The SGrFET allows for the unique behavioural characteristics of an independent-gate device.
Different configurations of double-gate device are introduced and benchmark against the
finFET serving as a double gate device. Five different logic circuits, the complementary and
N-inverter, the NOR, NAND and XOR, and controllable Current Mirror circuits are
simulated with finFET and SGrFET and their performance compared. Some digital key
merits are extracted for both finFET and SGrFET such as power dissipation, noise margin
and switching speed to compare the devices under the investigation performance against each
other. It is shown that using multi-geometrical feature in SGrFET together with its multi-gate
operation can greatly decrease the number of device needed for the logic function without
speed degradation and it can be used as a potential candidate in mix-circuit configuration as a
multi-gate device. The initial fabrication steps of the novel device explained together with
some in-house fabrication process using E-Beam lithography. The fabricated SGrFET is
characterised via electrical measurements and used in a circuit configuration
Determining DfT Hardware by VHDL-AMS Fault Simulation for Biological Micro-Electronic Fluidic Arrays
The interest of microelectronic fluidic arrays for biomedical applications, like DNA determination, is rapidly increasing. In order to evaluate these systems in terms of required Design-for-Test structures, fault simulations in both fluidic and electronic domains are necessary. VHDL-AMS can be used successfully in this case. This paper shows a highly testable architecture of a DNA Bio-Sensing array, its basic sensing concept, fluidic modeling and sensitivity analysis. The overall VHDL-AMS fault simulation of the system is shown
The Characterization of a CMOS Radiation Hardened-by-Design Circuit Technique
This thesis presents the analysis, implementation and testing of a circuit-level radiation hardened-by-design (RHBD) technique first presented in [1]. Radiation effects heavily influence the cost and design of electronics bound for radiation-rich environments such as in nuclear reactors or space. The circuit-level RHBD technique is presented as a cost-effective way to mitigate total-ionizing dose (TID) radiation in digital complementary metal-oxide-semiconductor (CMOS) transistor circuits. These claims are analyzed and experimentally tested.
Devices from a relatively old and a newer semiconductor fabrication process are tested to investigate the impact of device scaling on the RHBD technique’s effectiveness. A rad-tolerant frequency synthesizer that implements this technique is discussed. Challenges in the project included implementing efficient testing procedures at the radiation test facilities. Testing time was limited and in-situ test methodologies utilizing LabView programs were used effectively
Gate oxide failure in MOS devices
The thesis presents an experimental and theoretical investigation of gate oxide
breakdown in MOS networks, with a particular emphasis on constant voltage overstress
failure. It begins with a literature search on gate oxide failure mechanisms, particularly
time-dependent dielectric breakdown, in MOS devices.
The experimental procedure is then reported for the study of gate oxide
breakdown under constant voltage stress. The experiments were carried out on
MOSFETs and MOS capacitor structures, recording the characteristics of the devices
before and after the stress. The effects of gate oxide breakdown in one of the transistors
in an nMOS inverter were investigated and several parameters were found to have
changed.
A mathematical model for oxide breakdown, based on physical mechanisms, is
proposed. Both electron and hole trapping occurred during the constant voltage stress.
Breakdown appears to take place when the trapped hole density reach a critical value.
PSPICE simulations were performed for the MOSFETs, nMOS inverter and
CMOS logic circuits. Two models of MOSFET with gate oxide short were validated.
A good agreement between experiments and simulations was achieved
Integrated DC-DC boost converters using CMOS silicon on Sapphire Technology
With the recent advancements in semiconductor manufacturing towards smaller, faster and more efficient microelectronic systems, the problems of increasing leakage current and reduced breakdown voltage in bulk-CMOS transistors have become substantial in the sub-100-nanometer era. The Peregrine UltraCMOS Silicon-on-Sapphire (SOS) technology that uses highly-insulating sapphire substrate as insulator was introduced to meet the continually growing need for higher performance RF products. The electrically isolated circuit elements in the UltraCMOS technology lead to increased switching speeds and lower power consumption due to reduced junction and parasitic capacitances. Furthermore, the growing need for high-speed switching applications such as boosting a lower voltage level to a higher one gives the UltraCMOS technology an upper hand over the bulk-CMOS process.
The limitation to using an UltraCMOS transistor is that its maximum drain to source voltage (VDS ) swing is 2.5V. This thesis aims to address this limitation by studying and implementing various stacking techniques in high power switching applications where voltage switching of higher than 2.5V are required. Fully-integrated DC to DC boost converters with switching circuits based on dynamically self-biased stacked transistors are proposed. For high voltage and high power handling, the proposed stacking techniques equally distribute the overall output voltage to less than 2.5V across each stacked transistor in the switch (V DS of 2.5V)
CMOS array design automation techniques
A low cost, quick turnaround technique for generating custom metal oxide semiconductor arrays using the standard cell approach was developed, implemented, tested and validated. Basic cell design topology and guidelines are defined based on an extensive analysis that includes circuit, layout, process, array topology and required performance considerations particularly high circuit speed
Sensor de performance para células de memória CMOS
Vivemos hoje em dia tempos em que quase tudo tem um pequeno componente
eletrónico e por sua vez esse componente precisa de uma memória para guardar as suas
instruções. Dentro dos vários tipos de memórias, as Complementary Metal Oxide
Semiconductor (CMOS) são as que mais utilização têm nos circuitos integrados e, com o
avançar da tecnologia a ficar cada vez com uma escala mais reduzida, faz com que os
problemas de performance e fiabilidade sejam uma constante. Efeitos como o BTI (Bias
Thermal Instability), TDDB (Time Dependent Dielectric Breakdown), HCI (Hot Carrier
Injection), EM (Electromigration), ao longo do tempo vão deteriorando os parâmetros físicos
dos transístores de efeito de campo (MOSFET), mudando as suas propriedades elétricas.
Associado ao efeito de BTI podemos ter o efeito PBTI (Positive BTI), que afeta mais
os transístores NMOS, e o efeito NBTI (Negative BTI), que afeta mais os transístores PMOS.
Se para nanotecnologias até 32 nanómetros o efeito NBTI é dominante, para tecnologias mais
baixas os 2 efeitos são igualmente importantes. Porém, existem ainda outras variações no
desempenho que podem colocar em causa o bom funcionamento dos circuitos, como as
variações de processo (P), tensão (V) e temperatura (T), ou considerando todas estas variações,
e de uma forma genérica, PVTA (Process, Voltage, Temperature and Aging).
Tendo como base as células de memória de acesso aleatório (RAM, Random Access
Memory), em particular as memórias estáticas (SRAM, Static Random Access Memory) e
dinâmicas (DRAM, Dynamic Random Access Memory) que possuem tempos de leitura e
escrita precisos, estas ficam bastante expostas ao envelhecimento dos seus componentes e,
consecutivamente, acontece um decréscimo na sua performance, resultando em transições
mais lentas, que por sua vez fará com que existam leituras e escritas mais lentas e poderão
ocorrer erros nessas leituras e escritas . Para além destes fenómenos, temos também o facto de
a margem de sinal ruido (SNM - Static Noise Margin) diminuir, fazendo com que a fiabilidade
da memória seja colocada em causa.
O envelhecimento das memórias CMOS traduz-se, portanto, na ocorrência de erros nas
memórias ao longo do tempo, o que é indesejável, especialmente em sistemas críticos onde a
ocorrência de um erro ou uma falha na memória pode significar por em risco sistemas de elevada importância e fundamentais (por exemplo, em sistemas de segurança, um erro pode desencadear um conjunto de ações não desejadas). Anteriormente já foram apresentadas algumas soluções para esta monitorização dos
erros de uma memória, disponíveis na literatura, como é o caso do sensor de envelhecimento
embebido no circuito OCAS (On-Chip Aging Sensor), que permite detetar envelhecimento
numa SRAM provocado pelo envelhecimento por NBTI. Contudo este sensor demonstra
algumas limitações, pois apenas se aplica a um conjunto de células SRAM conectadas a uma
bit line, não sendo aplicado individualmente a outras células de memória como uma DRAM e
não contemplando o efeito PBTI. Outra solução apresentada anteriormente é o Sensor de
Envelhecimento para Células de Memória CMOS que demonstra alguma evolução em relação
ao sensor OCAS. Contudo, ainda tem limitações, como é o caso de estar bastante dependente
do sincronismo com a memória e não permitir qualquer tipo de calibração do sistema ao longo
do seu funcionamento.
O trabalho apresentado nesta dissertação resolve muitos dos problemas existentes nos
trabalhos anteriores. Isto é, apresenta-se um sensor de performance para memórias capaz de
reconhecer quando é que a memória pode estar na eminência de falhar, devido a fatores que
afetam o desempenho da memória nas operações de escrita e leitura. Ou seja, sinaliza de forma
preditiva as falhas.
Este sensor está dividido em três grandes partes, como a seguir se descreve. O
Transistion Detector é uma delas, que funciona como um “conversor” das transições na bit
line da memória para o sensor, criando pulsos de duração proporcional à duração da transição
na bit line, sendo que uma transição rápida resulta em pulsos curtos e uma transição lenta
resulta em pulsos longos. Esta parte do circuito apresenta 2 tipos de configurações para o caso
de ser aplicado numa SRAM, sendo que uma das configurações é para as memórias SRAM
inicializadas a VDD, e a segunda configuração para memórias SRAM inicializadas a VDD/2.
É também apresentada uma terceira configuração para o caso de o detetor ser aplicado numa
DRAM. O funcionamento do detetor de transições está baseado num conjunto de inversores
desequilibrados (ou seja, com capacidades de condução diferentes entre o transístor N e P no
inversor), criando assim inversores do tipo N (com o transístor N mais condutivo que o P) e
inversores do tipo P (com o transístor P mais condutivo que o N) que respondem de forma
diferente às transições de 1 para 0 e vice-versa. Estas diferenças serão cruciais para a criação
do pulso final que entrará no Pulse Detetor. Este segundo bloco do sensor é responsável por
carregar um condensador com uma tensão proporcional ao tempo que a bit line levou a
transitar. É nesta parte que se apresenta uma caraterística nova e importante, quando
comparado com as soluções já existentes, que é a capacidade do sensor poder ser calibrado. Para isso, é utilizado um conjunto de transístores para carregar o condensador durante o impulso gerado no detetor de transições, que permitem aumentar ou diminuir a resistência de
carga do condensador, ficando este com mais ou menos tensão (a tensão proporcional ao tempo
da transição da bit line) a ser usada na Comparação seguinte. O terceiro grande bloco deste
sensor é resumidamente um bloco comparador, que compara a tensão guardada no
condensador com uma tensão de referência disponível no sensor e definida durante o projeto.
Este comparador tem a função de identificar qual destas 2 tensões é a mais alta (a do
condensador, que é proporcional ao tempo de transição da bit line, ou a tensão de referência)
e fazer com a mesma seja “disparada” para VDD, sendo que a tensão mais baixa será colocada
a VSS. Desta forma é sinalizado se a transição que está a ser avaliada deve ser considerada
um erro ou não.
Para controlar todo o processo, o sensor tem na sua base de funcionamento um
controlador (uma máquina de estados finita composta por 3 estados). O primeiro estado do
controlador é o estado de Reset, que faz com que todos os pontos do circuito estejam com as
tenções necessárias ao início de funcionamento do mesmo. O segundo estado é o Sample, que
fica a aguardar uma transição na bit line para ser validada pelo sensor e fazer com que o mesmo
avance para o terceiro estado, que é o de Compare, onde ativa o comparador do sensor e coloca
no exterior o resultado dessa comparação. Assim, se for detetado uma transição demasiado
lenta na bit line, que é um sinal de erro, o mesmo será sinalizado para o exterior activando o
sinal de saída. Caso o sensor não detete nenhum erro nas transições, o sinal de saída não é
activado.
O sensor tem a capacidade de funcionar em modo on-line, ou seja, não é preciso
desligar o circuito de memória do seu funcionamento normal para poder ser testado. Para além
disso, pode ainda ser utilizado internamente na memória, como sensor local (monitorizando
as células reais de memória), ou externamente, como sensor global, caso seja colocado a
monitorizar uma célula de memória fictícia.Within the several types of memories, the Complementary Metal Oxide
Semiconductor (CMOS) are the most used in the integrated circuits and, as technology
advances and becomes increasingly smaller in scale, it makes performance and reliability a
constant problem. Effects such as BTI (Bias Thermal Instability), the positive (PBTI - Positive
BTI) and the negative (NBTI - Negative BTI), TDDB (Time Dependent Dielectric
Breakdown), HCI (Hot Carrier Injection), EM (Electromigration), etc., are aging effects that
contribute to a cumulatively degradation of the transistors. Moreover, other parametric
variations may also jeopardize the proper functioning of circuits and contribute to reduce
circuits’ performance, such as process variations (P), power-supply voltage variations (V) and
temperature variations (T), or considering all these variations, and in a generic way, PVTA
(Process, Voltage, Temperature and Aging).
The Sensor proposed in this paper aims to signalize these problems so that the user
knows when the memory operation may be compromised. The sensor is made up of three
important parts, the Transition Detector, the Pulse Detector and the Comparator, creating a
sensor that converts bit line transition created in a memory operation (read or write) into a
pulse and a voltage, that can be compared with a reference voltage available in the sensor. If
the reference voltage is higher than the voltage proportional to the bit line transition time, the
sensor output is not activated; but if the bit line transition time is high enough to generate a
voltage higher than the reference voltage in the sensor, the sensor output signalizes a predictive
error, denoting that the memory performance is in a critical state that may lead to an error if
corrective measures are not taken.
One important feature in this sensor topology is that it can be calibrated during
operation, by controlling sensor’s sensibility to the bit line transition. Another important
feature is that it can be applied locally, to monitor the online operation of the memory, or
globally, by monitoring a dummy memory in pre-defined conditions. Moreover, it can be
applied to SRAM or DRAM, being the first online sensor available for DRAM memories
- …