Design of interpolative sigma delta modulators via a semi- infinite programming approach

This paper considers the design of interpolative sigma delta modulators (SDMs). The design problem is formulated as two different optimization problems. The first optimization problem is to determine the denominator coefficients. The objective of the optimization problem is to minimize the energy of the error function in the passband of the loop filter in which the error function reflects the noise output transfer function and the ripple of the input output transfer function. The constraint of the optimization problem refers to the specification of the error function defined in the frequency domain. The second optimization problem is to determine the numerator coefficients in which the cost function is to minimize the stopband ripple energy of the loop filter subject to the stability condition of the noise output and input output transfer functions. These two optimization problems are actually quadratic semi-infinite programming (SIP) problems. By employing our recently proposed dual parameterization method for solving the problems, global optimal solutions that satisfy the corresponding continuous constraint are guaranteed if the solutions exist. The advantages of this formulation are the guarantee of the stability of the noise output and input output transfer functions, applicability to design rational IIR filters without imposing specific filter structures such as Laguerre filter and Butterworth filter structures, and the avoidance of the iterative design of numerator and the denominator coefficients because the convergence of the iterative design is not guaranteed. Our simulation results show that this proposed design yields a significant improvement in the signal-to-noise ratio (SNR) compared to the existing designs

Ultra-low noise, high-frame rate readout design for a 3D-stacked CMOS image sensor

Due to the switch from CCD to CMOS technology, CMOS based image sensors have become smaller, cheaper, faster, and have recently outclassed CCDs in terms of image quality. Apart from the extensive set of applications requiring image sensors, the next technological breakthrough in imaging would be to consolidate and completely shift the conventional CMOS image sensor technology to the 3D-stacked technology. Stacking is recent and an innovative technology in the imaging field, allowing multiple silicon tiers with different functions to be stacked on top of each other. The technology allows for an extreme parallelism of the pixel readout circuitry. Furthermore, the readout is placed underneath the pixel array on a 3D-stacked image sensor, and the parallelism of the readout can remain constant at any spatial resolution of the sensors, allowing extreme low noise and a high-frame rate (design) at virtually any sensor array resolution. The objective of this work is the design of ultra-low noise readout circuits meant for 3D-stacked image sensors, structured with parallel readout circuitries. The readout circuit’s key requirements are low noise, speed, low-area (for higher parallelism), and low power. A CMOS imaging review is presented through a short historical background, followed by the description of the motivation, the research goals, and the work contributions. The fundamentals of CMOS image sensors are addressed, as a part of highlighting the typical image sensor features, the essential building blocks, types of operation, as well as their physical characteristics and their evaluation metrics. Following up on this, the document pays attention to the readout circuit’s noise theory and the column converters theory, to identify possible pitfalls to obtain sub-electron noise imagers. Lastly, the fabricated test CIS device performances are reported along with conjectures and conclusions, ending this thesis with the 3D-stacked subject issues and the future work. A part of the developed research work is located in the Appendices.Devido à mudança da tecnologia CCD para CMOS, os sensores de imagem em CMOS tornam se mais pequenos, mais baratos, mais rápidos, e mais recentemente, ultrapassaram os sensores CCD no que respeita à qualidade de imagem. Para além do vasto conjunto de aplicações que requerem sensores de imagem, o próximo salto tecnológico no ramo dos sensores de imagem é o de mudar completamente da tecnologia de sensores de imagem CMOS convencional para a tecnologia “3D-stacked”. O empilhamento de chips é relativamente recente e é uma tecnologia inovadora no campo dos sensores de imagem, permitindo vários planos de silício com diferentes funções poderem ser empilhados uns sobre os outros. Esta tecnologia permite portanto, um paralelismo extremo na leitura dos sinais vindos da matriz de píxeis. Além disso, num sensor de imagem de planos de silício empilhados, os circuitos de leitura estão posicionados debaixo da matriz de píxeis, sendo que dessa forma, o paralelismo pode manter-se constante para qualquer resolução espacial, permitindo assim atingir um extremo baixo ruído e um alto debito de imagens, virtualmente para qualquer resolução desejada. O objetivo deste trabalho é o de desenhar circuitos de leitura de coluna de muito baixo ruído, planeados para serem empregues em sensores de imagem “3D-stacked” com estruturas altamente paralelizadas. Os requisitos chave para os circuitos de leitura são de baixo ruído, rapidez e pouca área utilizada, de forma a obter-se o melhor rácio. Uma breve revisão histórica dos sensores de imagem CMOS é apresentada, seguida da motivação, dos objetivos e das contribuições feitas. Os fundamentos dos sensores de imagem CMOS são também abordados para expor as suas características, os blocos essenciais, os tipos de operação, assim como as suas características físicas e suas métricas de avaliação. No seguimento disto, especial atenção é dada à teoria subjacente ao ruído inerente dos circuitos de leitura e dos conversores de coluna, servindo para identificar os possíveis aspetos que dificultem atingir a tão desejada performance de muito baixo ruído. Por fim, os resultados experimentais do sensor desenvolvido são apresentados junto com possíveis conjeturas e respetivas conclusões, terminando o documento com o assunto de empilhamento vertical de camadas de silício, junto com o possível trabalho futuro

A Second-Order ΣΔ ADC using sputtered IGZO TFTs with multilayer dielectric

This dissertation combines materials science and electronics engineering to implement, for the first time, a 2nd-order ∑∆ ADC using oxide TFTs. The transistors employ a sputtered IGZO semiconductor and an optimizeddielectric layer, based on mixtures of sputtered Ta2O5and SiO2. These dielectrics are studied in multilayer configurations, being the best results achieved for 7 layers: IG7.5 MV/cm, while keeping κ>10, yielding a major improvement over Ta2O5single-layer. After annealing at 200 °C, TFTs with these dielectrics exhibit μSAT≈13 cm2/Vs, On/Off≈107and S≈0.2 V/dec. An a-Si:H TFT RPI model is adapted to simulate these devices with good fitting to experimental data. Concerning circuits, the ∑∆ architecture is naturally selected to deal with device mismatch. After design optimization, ADC simulations achieve SNDR≈57 dB, DR≈65 dB and power dissipation, approximately, of 22 mW (VDD=10 V), which are above the current state-of-the-art for competing thinfilm technologies, such as organics or even LTPS. Mask layouts are currently under verification to enable successful circuit fabrication in the next months.This work is a major step towards the design of complex multifunctional electronic systems with oxide TFT technology, being integrated in ongoing EU-funded and FCT-funded research projects at CENIMAT and UNINOVA

Study and application of direct RF power injection methodology and mitigation of electromagnetic interference in ADCs

There are many publications available in literature regarding the DPI (Direct Power Injection) technique for electronic systems, but few works specifically addressed for mixed-signal converters, which are components existent in almost all electronic devices. IEC 62132-4(International Electrotechnical Commission, 2006) and 62132-1(International Electrotechnical Commission, 2006) standards describe a method for measuring immunity of integrated circuits (IC) in the presence of conducted RF disturbances. This method ensures a high degree of repeatability and correlation of immunity measurements. Knowledge of the electromagnetic immunity of an IC allows the designer to decide if the system will need external protection, and how much effort should be directed to this solution. In this context, the purpose of this work is the study and application of the DPI methodology for injection of EMI in a mixed-signal programmable device, evaluating mitigation possibilities, with special focus on the analog-to-digital converters (ADCs). The main objective is to evaluate the impact of electromagnetic interference (EMI) on different converters (two Successive Approximation Register ADCs, operating with distinct sampling rate and a Sigma-Delta ADC) of the Cypress Semiconductor Programmable SoC (System-on-Chip), PSoC 5LP. Additionally a previously proposed fault tolerance methodology, based on triplication with hardware and time diversity is tested. Results show distinct behaviors of each converter to conducted EMI. Finally, the tested tolerance technique showed to be suitable to reduce error rate of such data acquisition system operating under EMI disturbance.Existem muitas publicações disponíveis na literatura sobre a técnica de DPI (Direct Power Injection ou injeção direta de energia) para sistemas eletrônicos, mas poucos trabalhos direcionados para conversores de sinais mistos, que são componentes existentes em quase todos os dispositivos eletrônicos. As normas IEC 62132-4 (IEC, 2006) e 62132-1 (IEC, 2006) descrevem um método para medir a imunidade de circuitos integrados (CI) na presença de distúrbios de RF conduzidos. Este método garante um alto grau de repetibilidade e correlação das medições da imunidade. O conhecimento da imunidade eletromagnética de um CI permite que o projetista decida se o sistema precisará de proteção externa e quanto esforço deve ser direcionado para esta solução. Nesse contexto, o objetivo deste trabalho é o estudo e aplicação da metodologia DPI para injeção de interferência eletromagnética em um dispositivo programável de sinal misto, avaliando as possibilidades de mitigação, com foco especial em conversores analógico-digitais (ADCs). O principal objetivo é avaliar o impacto da interferência eletromagnética em diferentes conversores (dois ADCs baseados em aproximação sucessiva, operando com taxa de amostragem distintas e um ADC do tipo Sigma-Delta) do SoC(System-on-Chip) programável da Cypress Semiconductor, PSoC 5LP. Além disso, é testada uma metodologia de tolerância a falhas proposta anteriormente, baseada em triplicação com diversidade de hardware e temporal. Os resultados mostram comportamentos distintos de cada conversor para a interferência eletromagnética conduzida. Finalmente, a técnica de tolerância testada mostrou-se adequada para reduzir a taxa de erros desse sistema de aquisição de dados operando sob perturbação eletromagnética

Delta-Sigma Digitization and Optical Coherent Transmission of DOCSIS 3.1 Signals in Hybrid Fiber Coax Networks

We first demonstrate delta-sigma digitization and coherent transmission of data over cable system interface specification (DOCSIS) 3.1 signals in a hybrid fiber coax (HFC) network. Twenty 192-MHz DOCSIS 3.1 channels with modulation up to 16384QAM are digitized by a low-pass cascade resonator feedback (CRFB) delta-sigma analog-to-digital converter (ADC) and transmitted over 80 km fiber using coherent single-λ 128-Gb/s dual-polarization (DP)-QPSK and 256-Gb/s DP-16QAM optical links. Both one-bit and two-bit delta-sigma digitization are implemented and supported by the QPSK and 16QAM coherent transmission systems, respectively. To facilitate its practical application in access networks, the coherent system is built using a low-cost narrowband optical modulator and RF amplifiers. Modulation error ratio (MER) larger than 50 dB is successfully demonstrated for all 20 DOCSIS 3.1 channels, and high order modulation up to 16384QAM is delivered over fiber for the first time in HFC networks. The raw DOCSIS data capacity is 54 Gb/s with net user information ~45 Gb/s. Moreover, the bit error ratio (BER) tolerance is evaluated by measuring the MER performance as BER increases. Negligible MER degradation is observed for BER up to 1.5 × 10−6 and 1.7 × 10−4, for one-bit and two-bit digitization, respectively

Controle coordenado em microrredes de baixa tensão baseado no algoritmo power-based control e conversor utility interface

Orientadores: José Antenor Pomilio, Fernando Pinhabel MarafãoTese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de ComputaçãoResumo: Esta tese apresenta uma possível arquitetura e sua respectiva estratégia de controle para microrredes de baixa tensão, considerando-se a existência de geradores distribuídos pela rede. A técnica explora totalmente a capacidade dos geradores distribuídos em ambos os modos de operação: conectado à rede e ilhado. Quando conectado à rede, sob o modo de otimização global, o controle busca a operação quase ótima da microrrede, reduzindo as perdas de distribuição e os desvios de tensão. Quando em modo ilhado, a técnica regula de forma eficaz os geradores distribuídos disponíveis, garantindo a operação autônoma, segura e suave da microrrede. A estratégia de controle é aplicada a uma estrutura de microrrede completamente despachável, baseada em uma arquitetura de controle mestre-escravo, em que as unidades distribuídas são coordenadas por meio do recém-desenvolvido algoritmo Power-Based Control. As principais vantagens da arquitetura proposta são a expansividade e a capacidade de operar sem sincronização ou sem conhecimento das impedâncias de linha. Além disso, a microrrede regula as interações com a rede por meio do conversor chamado de Utility Interface, o qual é um inversor trifásico com armazenador de energia. Esta estrutura de microrrede permite algumas vantagens como: compensação de desbalanço e reativo, rápida resposta aos transitórios de carga e de rede, e suave transição entre os modos de operação. Em contrapartida, para compartilhar a potência ativa e reativa proporcionalmente entre as unidades distribuídas, controlar a circulação de reativos, e maximizar a operação, a comunicação da microrrede requer em um canal de comunicação confiável, ainda que sem grandes exigências em termos de resolução ou velocidade de transmissão. Neste sentido, foi demonstrado que uma falha na comunicação não colapsa o sistema, apenas prejudica o modo de otimização global. Entretanto, o sistema continua a operar corretamente sob o modo de otimização local, que é baseado em um algoritmo de programação linear que visa otimizar a compensação de reativos, harmônicos e desbalanço de cargas por meio dos gerador distribuído, particularmente, quando sua capacidade de potência é limitada. Esta formulação consiste em atingir melhores índices de qualidade de energia, definidos pelo lado da rede e dentro de uma região factível em termos de capacidade do conversor. Baseado nas medições de tensão e corrente de carga e uma determinada função objetiva, o algoritmo rastreia as correntes da rede ótima, as quais são utilizadas para calcular os coeficientes escalares e finalmente estes são aplicados para encontrar as referências da corrente de compensação. Finalmente, ainda é proposta uma técnica eficiente para controlar os conversores monofásicos conectados arbitrariamente ao sistema de distribuição trifásico, sejam conectados entre fase e neutro ou entre fase e fase, com o objetivo de compensar o desbalanço de carga e controlar o fluxo de potência entre as diferentes fases da microrrede. Isto melhora a qualidade da energia elétrica no ponto de acoplamento comum, melhora o perfil de tensão nas linhas, e reduz as perdas de distribuição. A arquitetura da microrrede e a estratégia de controle foi analisada e validada através de simulações computacionais e resultados experimentais, sob condições de tensão senoidal/simétrica e não-senoidal/assimétrica, avaliando-se o comportamento em regime permanente e dinâmico do sistema. O algoritmo de programação linear que visa otimizar a compensação foi analisado por meio de resultados de simulaçãoAbstract: This thesis presents a flexible and robust architecture and corresponding control strategy for modern low voltage microgrids with distributed energy resources. The strategy fully exploits the potential of distributed energy resources, under grid-connected and islanded operating modes. In grid-connected mode, under global optimization mode, the control strategy pursues quasi-optimum operation of the microgrid, so as to reduce distribution loss and voltage deviations. In islanded mode, it effectively manages any available energy source to ensure a safe and smooth autonomous operation of the microgrid. Such strategy is applied to a fully-dispatchable microgrid structure, based on a master-slave control architecture, in which the distributed units are coordinated by means of the recently developed power-based control. The main advantages of the proposed architecture are the scalability (plug-and-play) and capability to run the distributed units without synchronization or knowledge of line impedances. Moreover, the proposed microgrid topology manages promptly the interaction with the mains by means of a utility interface, which is a grid-interactive inverter equipped with energy storage. This allows a number of advantages, including compensation of load unbalance, reduction of harmonic injection, fast reaction to load and line transients, and smooth transition between operating mode. On the other hand, in order to provide demand response, proportional power sharing, reactive power control, and full utilization of distributed energy resources, the microgrid employs a reliable communication link with limited bit rate that does not involve time-critical communications among distributed units. It has been shown that a communication failure does not jeopardize the system, and just impairs the global optimization mode. However, the system keeps properly operating under the local optimization mode, which is managed by a linear algorithm in order to optimize the compensation of reactive power, harmonic distortion and load unbalance by means of distributed electronic power processors, for example, active power filters and other grid-connected inverters, especially when their capability is limited. It consists in attain several power quality performance indexes, defined at the grid side and within a feasible power region in terms of the power converter capability. Based on measured load quantities and a certain objective function, the algorithm tracks the expected optimal source currents, which are thereupon used to calculate some scaling coefficients and, therefore, the optimal compensation current references. Finally, the thesis also proposes an efficient technique to control single-phase converters, arbitrarily connected to a three-phase distribution system (line-to-neutral or line-to-line), aiming for reduce unbalance load and control the power flow among different phases. It enhances the power quality at the point-of-common-coupling of the microgrid, improve voltage profile through the lines, and reduce the overall distribution loss. The master-slave microgrid architecture has been analyzed and validated by means of computer simulations and experimental results under sinusoidal/symmetrical and nonsinusoidal/asymmetrical voltage conditions, considering both the steady-state and dynamic performances. The local optimization mode, i.e., linear algorithm for optimized compensation, has been analyzed by simulation resultsDoutoradoEnergia EletricaDoutor em Engenharia Elétrica2012/24309-8, 2013/21922-3FAPES