A Holistic Formulation for System Margining and Jitter Tolerance Optimization in Industrial Post-Silicon Validation

There is an increasingly higher number of mixed-signal circuits within microprocessors and systems on chip (SoC). A significant portion of them corresponds to high-speed input/output (HSIO) links. Post-silicon validation of HSIO links can be critical for making a product release qualification decision under aggressive launch schedules. The optimization of receiver analog circuitry in modern HSIO links is a very time consuming post-silicon validation process. Current industrial practices are based on exhaustive enumeration methods to improve either the system margins or the jitter tolerance compliance test. In this paper, these two requirements are addressed in a holistic optimization-based approach. We propose a novel objective function based on these two metrics. Our method employs Kriging to build a surrogate model based on system margining and jitter tolerance measurements. The proposed method, tested with three different realistic server HSIO links, is able to deliver optimal system margins and guarantee jitter tolerance compliance while substantially decreasing the typical post-silicon validation time.ITESO, A.C

Ultra High-Speed Signaling and Return on Technology Investment (ROTI) for the Electrical Interconnects Sector

Demand for smaller platform sizes with increasing bandwidth has driven crosstalk problems that prevent bus performance to scale with Moore’s Law. Several approaches to reduce crosstalk such as the use of shields, differential links, and equalizers have been rejected due to higher cost and power required to overcome the signal integrity impediments at Gigahertz data rates. Eigen-mode signaling based on modal decomposition techniques is the most recent method to mitigate crosstalk that can potentially satisfy the demand for higher data rates from modern technology industry. The goal of this research is to allow maximum dense routing between packages on PCBs and to maximize bus bandwidth per unit volume for small form factors at high data rates. Crosstalk became a significant problem in interconnect designs that limit data rates and routing densities. A modal decomposition technique is an alternative approach to reduce crosstalk where each mode carries a single bit of data. Studies show this concept is capable of mitigating crosstalk with achievable dense routing and higher bandwidth. Nevertheless, the complexity of this method leads to higher cost in terms of power needed and additional circuit implementation that makes it too high to be an alternative method to replace traditional binary signaling. “Crosstalk Harnessed Signaling” (CHS) is another possible technique to reduce the complexity of modal decomposition. This technique was invented to encode data so that each bit is spread across multiple conductors such that crosstalk becomes part of the signal and can be removed during decode. A CHS concept is a possible choice to mitigate crosstalk with higher densely routing, higher bandwidth and less complexity compared to existing Eigen-mode signaling techniques. In this research, 3D novel routing will be introduced to maximize cross-sectional density by \u3e10X and bandwidth gains of up to 31X for 4 layer matrix at DDR4 4266MT/s by implementing a CHS concept. In this proposal, the research will demonstrate the advantages of 3D CHS routing over 2D CHS routing with simulations that include performance, efficiency, speed, cost and power to maximize bandwidth per unit volume. This research will also consider other geometric configurations that can potentially increase the bandwidth per unit volume by altering trace thickness, 3D layout topologies, material properties and spacing. Cost is always a core factor to drive the acceptance of novel engineering concepts into the market. Thus, Return On Investment (ROI) studies will be part of this research and will include implementation of the CHS concept into small form factor devices, cables and connectors

Propuesta de arquitectura y circuitos para la mejora del rango dinámico de sistemas de visión en un chip diseñados en tecnologías CMOS profundamente submicrométrica

El trabajo presentado en esta tesis trata de proponer nuevas técnicas para la expansión del rango dinámico en sensores electrónicos de imagen. En este caso, hemos dirigido nuestros estudios hacia la posibilidad de proveer dicha funcionalidad en un solo chip. Esto es, sin necesitar ningún soporte externo de hardware o software, formando un tipo de sistema denominado Sistema de Visión en un Chip (VSoC). El rango dinámico de los sensores electrónicos de imagen se define como el cociente entre la máxima y la mínima iluminación medible. Para mejorar este factor surgen dos opciones. La primera, reducir la mínima luz medible mediante la disminución del ruido en el sensor de imagen. La segunda, incrementar la máxima luz medible mediante la extensión del límite de saturación del sensor. Cronológicamente, nuestra primera opción para mejorar el rango dinámico se basó en reducir el ruido. Varias opciones se pueden tomar para mejorar la figura de mérito de ruido del sistema: reducir el ruido usando una tecnología CIS o usar circuitos dedicados, tales como calibración o auto cero. Sin embargo, el uso de técnicas de circuitos implica limitaciones, las cuales sólo pueden ser resueltas mediante el uso de tecnologías no estándar que están especialmente diseñadas para este propósito. La tecnología CIS utilizada está dirigida a la mejora de la calidad y las posibilidades del proceso de fotosensado, tales como sensibilidad, ruido, permitir imagen a color, etcétera. Para estudiar las características de la tecnología en más detalle, se diseñó un chip de test, lo cual permite extraer las mejores opciones para futuros píxeles. No obstante, a pesar de un satisfactorio comportamiento general, las medidas referentes al rango dinámico indicaron que la mejora de este mediante sólo tecnología CIS es muy limitada. Es decir, la mejora de la corriente oscura del sensor no es suficiente para nuestro propósito. Para una mayor mejora del rango dinámico se deben incluir circuitos dentro del píxel. No obstante, las tecnologías CIS usualmente no permiten nada más que transistores NMOS al lado del fotosensor, lo cual implica una seria restricción en el circuito a usar. Como resultado, el diseño de un sensor de imagen con mejora del rango dinámico en tecnologías CIS fue desestimado en favor del uso de una tecnología estándar, la cual da más flexibilidad al diseño del píxel. En tecnologías estándar, es posible introducir una alta funcionalidad usando circuitos dentro del píxel, lo cual permite técnicas avanzadas para extender el límite de saturación de los sensores de imagen. Para este objetivo surgen dos opciones: adquisición lineal o compresiva. Si se realiza una adquisición lineal, se generarán una gran cantidad de datos por cada píxel. Como ejemplo, si el rango dinámico de la escena es de 120dB al menos se necesitarían 20-bits/píxel, log2(10120/20)=19.93, para la representación binaria de este rango dinámico. Esto necesitaría de amplios recursos para procesar esta gran cantidad de datos, y un gran ancho de banda para moverlos al circuito de procesamiento. Para evitar estos problemas, los sensores de imagen de alto rango dinámico usualmente optan por utilizar una adquisición compresiva de la luz. Por lo tanto, esto implica dos tareas a realizar: la captura y la compresión de la imagen. La captura de la imagen se realiza a nivel de píxel, en el dispositivo fotosensor, mientras que la compresión de la imagen puede ser realizada a nivel de píxel, de sistema, o mediante postprocesado externo. Usando el postprocesado, existe un campo de investigación que estudia la compresión de escenas de alto rango dinámico mientras se mantienen los detalles, produciendo un resultado apropiado para la percepción humana en monitores convencionales de bajo rango dinámico. Esto se denomina Mapeo de Tonos (Tone Mapping) y usualmente emplea solo 8-bits/píxel para las representaciones de imágenes, ya que éste es el estándar para las imágenes de bajo rango dinámico. Los píxeles de adquisición compresiva, por su parte, realizan una compresión que no es dependiente de la escena de alto rango dinámico a capturar, lo cual implica una baja compresión o pérdida de detalles y contraste. Para evitar estas desventajas, en este trabajo, se presenta un píxel de adquisición compresiva que aplica una técnica de mapeo de tonos que permite la captura de imágenes ya comprimidas de una forma optimizada para mantener los detalles y el contraste, produciendo una cantidad muy reducida de datos. Las técnicas de mapeo de tonos ejecutan normalmente postprocesamiento mediante software en un ordenador sobre imágenes capturadas sin compresión, las cuales contienen una gran cantidad de datos. Estas técnicas han pertenecido tradicionalmente al campo de los gráficos por ordenador debido a la gran cantidad de esfuerzo computacional que requieren. Sin embargo, hemos desarrollado un nuevo algoritmo de mapeo de tonos especialmente adaptado para aprovechar los circuitos dentro del píxel y que requiere un reducido esfuerzo de computación fuera de la matriz de píxeles, lo cual permite el desarrollo de un sistema de visión en un solo chip. El nuevo algoritmo de mapeo de tonos, el cual es un concepto matemático que puede ser simulado mediante software, se ha implementado también en un chip. Sin embargo, para esta implementación hardware en un chip son necesarias algunas adaptaciones y técnicas avanzadas de diseño, que constituyen en sí mismas otra de las contribuciones de este trabajo. Más aún, debido a la nueva funcionalidad, se han desarrollado modificaciones de los típicos métodos a usar para la caracterización y captura de imágenes

A Track Reconstructing Low-latency Trigger Processor for High-energy Physics

The detection and analysis of the large number of particles emerging from high-energy collisions between atomic nuclei is a major challenge in experimental heavy-ion physics. Efficient trigger systems help to focus the analysis on relevant events. A primary objective of the Transition Radiation Detector of the ALICE experiment at the LHC is to trigger on high-momentum electrons. In this thesis, a trigger processor is presented that employs massive parallelism to perform the required online event reconstruction within 2 µs to contribute to the Level-1 trigger decision. Its three-stage hierarchical architecture comprises 109 nodes based on FPGA technology. Ninety processing nodes receive data from the detector front-end at an aggregate net bandwidth of 2.16 Tbps via 1080 optical links. Using specifically developed components and interconnections, the system combines high bandwidth with minimum latency. The employed tracking algorithm three-dimensionally reassembles the track segments found in the detector's drift chambers based on explicit value comparisons, calculates the momentum of the originating particles from the course of the reconstructed tracks, and finally leads to a trigger decision. The architecture is capable of processing up to 20,000 track segments in less than 2 µs with high detection efficiency and reconstruction precision for high-momentum particles. As a result, this thesis shows how a trigger processor performing complex online track reconstruction within tight real-time requirements can be realized. The presented hardware has been built and is in continuous data taking operation in the ALICE experiment

EMC in Power Electronics and PCB Design

This dissertation consists of two parts. Part I is about Electromagnetic Compatibility (EMC) in power electronics and part II is about the Maximum Radiated Electromagnetic Emissions Calculator (MREMC), which is a software tool for EMC in printed circuit board (PCB) design. Switched-mode power converters can be significant sources of electromagnetic fields that interfere with the proper operation of nearby circuits or distant radio receivers. Part I of this dissertation provides comprehensive and organized information on the latest EMC developments in power converters. It describes and evaluates different technologies to ensure that power converters meet electromagnetic compatibility requirements. Chapters 2 and 3 describe EMC noise sources and coupling mechanisms in power converters. Chapter 4 reviews the measurements used to characterize and troubleshoot EMC problems. Chapters 5 - 8 cover passive filter solutions, active filter solutions, noise cancellation methods and reduced-noise driving schemes. Part II describes the methods used, calculations made, and implementation details of the MREMC, which is a software tool that allows the user to calculate the maximum possible radiated emissions that could occur due to specific source geometries on a PCB. Chapters 9 - 13 covers the I/O coupling EMI algorithm, Common-mode EMI algorithm, Power Bus EMI algorithm and Differential-Mode EMI algorithm used in the MREMC

Equalization in continuous and discrete time for high speed links using 65 nm technology

With the rapid growth of technology in areas such as the internet-of-things (IOT), network infrastructure, big data, etc., there has grown a need for low power and low cost integrated solutions in order to meet the specifications of these larger scale systems. Currently, many semiconductor industries are allocating their resources to implement different communication protocols in order to meet these demands. These integrated system components are being developed on systems-on-chips (SoCs) and are an absolute necessity in many wireline applications. Every way to reduce bit error rate, while saving chip space and power consumption is being taken, and the ability to do so is essential. Throughout the past 20 years, there has also been a lot of research into designing integrated circuits (ICs) in complementary metal-oxide semiconductor technology (CMOS), especially on designing both Tx and Rx equalizers. The equalizer is a key component in insuring communication as signals that propagate through some channel will have to endure insertion loss and cross talk, where this can cause two major problems: larger rise/fall times and lower signal levels, meaning that it will be difficult to distinguish between a "0" and a "1", and there will be less time to actually sample the signal. This thesis studies two different types of equalizers: CTLE (continuous time linear equalizer) and FFE (feed-forward equalizer). The transistor-level schematics that are implemented are done using the TSMC 65 nm CMOS process with targeted data rates of 6 Gbps and 12 Gbps. Furthermore, tutorials will be provided to explain proper design and implementation of these equalizers using the Cadence Toolset. These are all compared in terms of functionality and power consumption, along with understanding the actual use cases for each. A guide for both analysis and design will be presented, and the results will further justify equalizer choices for a given application

Integrated Microwave Photonic Processors using Waveguide Mesh Cores

Integrated microwave photonics changes the scaling laws of information and communication systems offering architectural choices that combine photonics with electronics to optimize performance, power, footprint and cost. Application Specific Photonic Integrated Circuits, where particular circuits/chips are designed to optimally perform particular functionalities, require a considerable number of design and fabrication iterations leading to long-development times and costly implementations. A different approach inspired by electronic Field Programmable Gate Arrays is the programmable Microwave Photonic processor, where a common hardware implemented by the combination of microwave, photonic and electronic subsystems, realizes different functionalities through programming. Here, we propose the first-ever generic-purpose Microwave Photonic processor concept and architecture. This versatile processor requires a powerful end-to-end field-based analytical model to optimally configure all their subsystems as well as to evaluate their performance in terms of the radiofrequency gain, noise and dynamic range. Therefore, we develop a generic model for integrated Microwave Photonics systems. The key element of the processor is the reconfigurable optical core. It requires high flexibility and versatility to enable reconfigurable interconnections between subsystems as well as the synthesis of photonic integrated circuits. For this element, we focus on a 2-dimensional photonic waveguide mesh based on the interconnection of tunable couplers. Within the framework of this Thesis, we have proposed two novel interconnection schemes, aiming for a mesh design with a high level of versatility. Focusing on the hexagonal waveguide mesh, we explore the synthesis of a high variety of photonic integrated circuits and particular Microwave Photonics applications that can potentially be performed on a single hardware. In addition, we report the first-ever demonstration of such reconfigurable waveguide mesh in silicon. We demonstrate a world-record number of functionalities on a single photonic integrated circuit enabling over 30 different functionalities from the 100 that could be potentially obtained with a simple seven hexagonal cell structure. The resulting device can be applied to different fields including communications, chemical and biomedical sensing, signal processing, multiprocessor networks as well as quantum information systems. Our work is an important step towards this paradigm and sets the base for a new era of generic-purpose photonic integrated systems.Los dispositivos integrados de fotónica de microondas ofrecen soluciones optimizadas para los sistemas de información y comunicación. Generalmente, están compuestos por diferentes arquitecturas en las que subsistemas ópticos y electrónicos se integran para optimizar las prestaciones, el consumo, el tamaño y el coste del dispositivo final. Hasta ahora, los circuitos/chips de propósito específico se han diseñado para proporcionar una funcionalidad concreta, requiriendo así un número considerable de iteraciones entre las etapas de diseño, fabricación y medida, que origina tiempos de desarrollo largos y costes demasiado elevados. Una alternativa, inspirada por las FPGA (del inglés Field Programmable Gate Array), es el procesador fotónico programable. Este dispositivo combina la integración de subsistemas de microondas, ópticos y electrónicos para realizar, mediante la programación de los mismos y sus interconexiones, diferentes funcionalidades. En este trabajo, proponemos por primera vez el concepto del procesador de propósito general, así como su arquitectura. Además, con el fin de diseñar, optimizar y evaluar las prestaciones básicas del dispositivo, hemos desarrollado un modelo analítico extremo a extremo basado en las componentes del campo electromagnético. El modelo desarrollado proporciona como resultado la ganancia, el ruido y el rango dinámico global para distintas configuraciones de modulación y detección, en función de los subsistemas y su configuración. El elemento principal del procesador es su núcleo óptico reconfigurable. Éste requiere un alto grado de flexibilidad y versatilidad para reconfigurar las interconexiones entre los distintos subsistemas y para sintetizar los circuitos para el procesado óptico. Para este subsistema, proponemos el diseño de guías de onda reconfigurables para la creación de mallados bidimensionales. En el marco de esta tesis, hemos propuesto dos nuevos nodos de interconexión óptica para mallas reconfigurables, con el objetivo de obtener un mayor grado de versatilidad. Una vez escogida la malla hexagonal para el núcleo del procesador, hemos analizado la configuración de un gran número de circuitos fotónicos integrados y de funcionalidades de fotónica de microondas. El trabajo se ha completado con la demonstración de la primera malla reconfigurable integrada en un chip de silicio, demostrando además la síntesis de 30 de las 100 funcionalidades que potencialmente se pueden obtener con la malla diseñada compuesta de 7 celdas hexagonales. Este hecho supone un record frente a los sistemas de propósito específico. El sistema puede aplicarse en diferentes campos como las comunicaciones, los sensores químicos y biomédicos, el procesado de señales, la gestión y procesamiento de redes y los sistemas de información cuánticos. El conjunto del trabajo realizado representa un paso importante en la evolución de este paradigma, y sienta las bases para una nueva era de dispositivos fotónicos de propósito general.Els dispositius integrats de Fotònica de Microones oferixen solucions optimitzades per als sistemes d'informació i comunicació. Generalment, estan compostos per diferents arquitectures en què subsistemes òptics i electrònics s'integren per a optimitzar les prestacions, el consum, la grandària i el cost del dispositiu final. Fins ara, els circuits/xips de propòsit específic s'han dissenyat per a proporcionar una funcionalitat concreta, requerint així un nombre considerable d'iteracions entre les etapes de disseny, fabricació i mesura, que origina temps de desenrotllament llargs i costos massa elevats. Una alternativa, inspirada per les FPGA (de l'anglés Field Programmable Gate Array), és el processador fotònic programable. Este dispositiu combina la integració de subsistemes de microones, òptics i electrònics per a realitzar, per mitjà de la programació dels mateixos i les seues interconnexions, diferents funcionalitats. En este treball proposem per primera vegada el concepte del processador de propòsit general, així com la seua arquitectura. A més, a fi de dissenyar, optimitzar i avaluar les prestacions bàsiques del dispositiu, hem desenrotllat un model analític extrem a extrem basat en els components del camp electromagnètic. El model desenrotllat proporciona com resultat el guany, el soroll i el rang dinàmic global per a distintes configuracions de modulació i detecció, en funció dels subsistemes i la seua configuració. L'element principal del processador és el seu nucli òptic reconfigurable. Este requerix un alt grau de flexibilitat i versatilitat per a reconfigurar les interconnexions entre els distints subsistemes i per a sintetitzar els circuits per al processat òptic. Per a este subsistema, proposem el disseny de guies d'onda reconfigurables per a la creació de mallats bidimensionals. En el marc d'esta tesi, hem proposat dos nous nodes d'interconnexió òptica per a malles reconfigurables, amb l'objectiu d'obtindre un major grau de versatilitat. Una vegada triada la malla hexagonal per al nucli del processador, hem analitzat la configuració d'un gran nombre de circuits fotónicos integrats i de funcionalitats de fotónica de microones. El treball s'ha completat amb la demostració de la primera malla reconfigurable integrada en un xip de silici, demostrant a més la síntesi de 30 de les 100 funcionalitats que potencialment es poden obtindre amb la malla dissenyada composta de 7 cèl·lules hexagonals. Este fet suposa un rècord enfront dels sistemes de propòsit específic. El sistema pot aplicarse en diferents camps com les comunicacions, els sensors químics i biomèdics, el processat de senyals, la gestió i processament de xarxes i els sistemes d'informació quàntics. El conjunt del treball realitzat representa un pas important en l'evolució d'este paradigma, i assenta les bases per a una nova era de dispositius fotónicos de propòsit general.Pérez López, D. (2017). Integrated Microwave Photonic Processors using Waveguide Mesh Cores [Tesis doctoral no publicada]. Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/91232TESI

Switched-Beam 60 GHz Endfire Circular Patch Planar Array With Integrated 2-D Butler Matrix for Chip-to-Chip Space-Surface Wave Communications

The complexity of chip interconnection on a multicore multichip (MCMC) module using the traditional wired interconnects increases with the chip count. The global wired interconnects that run across the entire module must be made longer as more chips are placed on a larger module. Since the interconnect delay grows as the square of the interconnect length, the global wired interconnects can become a major bottleneck of the computing performance in such systems. This dissertation presents a new type of hybrid space-surface wave interconnect (HSSW-I) using 60 GHz switched-beam antenna arrays to provide high-speed communication between the chips. The antennas communicate at near the speed of light through radiation in the air above the chips and through surface waves at the air-dielectric interface, and thus avoid lengthy delays. Each array consists of four center-fed circular patch elements with side vias in a 2 × 2 planar grid arrangement. The arrays enable multi-gigabits-per-second (Gbps) reconfigurable interchip communication when integrated with the proper chip transceivers. The main beam of the array is switched in the horizontal plane containing the chips, by changing the interelement phase shifts. The switching of the main beam is analyzed and verified through full-wave simulation. A compact two-dimensional (2-D) Butler matrix feed network is designed, implemented, and integrated with the circular patch planar array. The matrix is a four-input, four-output, i.e., 4 × 4 network consisting of four interconnected quadrature (90°) hybrid couplers and allows endfire scanning of the array main beam along the four diagonal directions in the horizontal plane. The realized antenna module is a thin multilayer microstrip (MS) structure with a footprint small enough to fit over a typical multicore chip. The antenna module provides a seamless and practical way to achieve reconfigurable interchip communication in MCMC systems. A multiantenna module (MAM) consisting of five antenna modules that emulates diagonal interchip communication in MCMC systems is fabricated. The simulation and measurement of the transmission coefficients between the antenna modules on the MAM are performed, and the signal-to-noise ratio (SNR) and signal-to-noise-plus-interference ratio (SNIR) of the links are calculated. A link decomposition simulation technique to determine the relative contribution of space and surface waves is also applied. A transmission link model is devised based on the leaky wave effect shown by the antenna arrays and the model coefficients are determined from the simulation data. The link model is then extrapolated at various distances and compared with more measurement and simulation results for verification. Finally, realistic link budget calculations are performed based on the measured and simulated data. The calculations show that the antenna modules using the HSSW-I can achieve raw data transfer rates up to 42.24 Gbps at 20 mm distance with low bit error rates (BERs) in the absence of interference, when used with the state-of-the-art 60 GHz complementary metal oxide semiconductor (CMOS) transceivers