Reglament del Departament de Microelectrònica i Sistemes Electrònics

Acord del Consell de Govern de 26 d'octubre de 200

Inkjet-configurable gate arrays : towards application specific printed electronic circuits /

BibliografiaOver the last decades, Organic Electronics has been emerging as a multidisciplinary and innovative way to generate electronic devices and systems. It is intended to provide a platform for low-cost, large-area, and low-frequency Printable Electronics on a variety of substrates, including flexible plastic substrates. Just as the first information revolution caused by integrated silicon circuits, PE is expected to cause another revolution characterized by the distribution of information systems in all aspects of life. Although the integrated circuits, based on Organic Thin Film Transistors (OTFT), are not meant to compete with the silicon-based high-end industry, their performance have already reached to a level enabling the use of organic technology to an ever-increasing number of emerging applications, such as flexible optical displays, sensors, and low-end microelectronics. Currently, most of the digital integrated circuits are yet designed by specifying the layout of each individual transistor and their interconnections. Full-custom design is extremely labor-intensive, time consuming for complex circuits and it requires advanced computer software in the design process, and several expensive mask sets in the fabrication process. Besides, taking the soft and hard faults at transistor level into account, the yield at system level is expected to be very low, since failure of one transistor causes the entire circuit to fail. This is more important for technologies based in non-crystalline materials (such as silicon) in which deposition and layer formation is more irregular. On the other side, organic electronics is more complex than Printed Circuit Boards (PCB) in the sense that these do not include active devices and do not reach high integration level. Furthermore, similar to any new-born technology, the performance of organic electronic circuits is degraded due to some limitations in technological and materials sides. That being said, the question arises as to whether circuit design techniques can be employed to compensate these bottlenecks so as to meet yield and performance requirements. The work presented in this thesis contributes to overcome the above-mentioned issues by proposing the novel concept of Inkjet-configurable Gate Array (IGA) as a designmanufacturing method for the direct mapping of digital functions on top of new prefabricated structures. IGA brings together the advantages of semi-custom gate array methodology, field-configurability, and fault-tolerance, and adopt it to Application Specific Printed Electronic Circuit (ASPEC), which is the equivalent term to Application Specific Integrated Circuit (ASIC), but for PE. This alternative has two main advantages. Firstly, it allows implementing individual circuit personalization at a very low cost through the best use of additive mask-less digital printing techniques (e.g. Inkjet, Superfine Jet, and etc.) "in the field", thus avoiding the need for One Time Programmable ROM-like (or E2PROM) devices. Secondly, fault tolerance technique allows the adoption of a failure map to use only working transistors for circuit implementation, thus, it helps to obtain high yield circuits out of mid-yield foils

Parallel post-processing solution for GNSS-R instrument

Las señales de banda trasmitidas por los sistemas de navegación global por satélite (GNSS, Global Navigation Satellites Systems) permiten averiguar algunas de las propiedades geof'ısicas de la Tierra al reflejarse en su superficie. Este concepto se llama reflectometría GNSS (GNSS-R) o sistema de interferometría y reflectometría pasivo (PARIS, Passive Reflectometry and Interferometry System). Una serie de receptores GNSS-R especializados se encargan de procesar las señalesrecogidas. Esta tesis se centra en el diseño de dichos receptores, que permite principalmente procesar a posteriori los datos GNSS-R obtenidos, con el objetivo de reducir la tasa de transferencia de datos sostenida (sustained data throughput) del dispositivo, que es de alrededor de varios MB/s. Dicha cantidad de datos afecta enormemente al diseño de receptores GNSS-R. En nuestro trabajo, hemos tomado como ejemplo de diseñode receptores GNSSR el receptor GOLD-RTR (GPS Open-Loop Differential Real Time Receiver), diseñado, desarrollado y construido en el ICE (IEEC-CSIC). El problema al que nos enfrentamos es el siguiente: disponemos de un sistema que produce 12.8 Mb/s de forma sostenida y necesitamos reducir su magnitud tres veces mediante la aplicación de algoritmos de integración adecuados, que discutimos más adelante. Las investigaciones realizadas durante mi doctorado, centradas en un tema muy amplio, las he aplicado al estudio y tratamiento de la plataforma de diseño del hardware correspondiente. El tema desarrollado fue el uso del paralelismo para el sistema de post-procesamiento GNSS-R, con especial atención a los algoritmos de integración. El tema del paralelismo se considera un aspecto problemático de múltiples dimensiones, siendo las más tratadas la del diseño de tareas y de memoria. Se desarrolló una plataforma SMLOL (Symmetric Multi-Leon3 On Linux) para tratar los problemas de sincronización de la aplicación GNSS-R. Aquí se trató el uso del paralelismo para el sistema de tareas, con especial atención al esquema SMP (Symmetric MultiProcessing) convencional. Como problema multitarea, evaluamos la carga computacional y el rendimiento del sistema y comprobamos las congestiones del sistema. Sin embargo, el desequilibrio en la carga de trabajo del diseñodel hardware(en procesadores, memoria cach'e, memoria principal y buses) no se puede solucionar fundamentalmente mediante una metodolog'ıa aplicada al software. Posteriormente se desarrolló la plataforma HTPCP (Heterogeneous Transmission and Parallel Computing Platform) para equilibrar la carga de trabajo de transmisi'on y computacional. En este caso, se trató el uso del paralelismo con relación a la memoria del sistema. Según los resultados de simulación obtenidos con el emulador MPARM, construimos y optimizamos el sistema de jerarquía de memoria, para eliminar la tasa de ocupación del bus y el tiempo de acceso a la memoria entre la memoria caché y la memoria principal. Asimismo, en relación con el problema de congestión en el bus, implementamos dos tipos de elementos: elementos de transmisión (TEs) y elementos de procesamiento (PEs), as'ı como varios diseños de interfaces: interfaz MPI (Massage Passing Interface) e interfaz FSL (Fast Simplex Link) en HTPCP. La solución deseada era diseñar, construir y probar un sistema con capacidad para reducir tres veces la magnitud del flujo de información mediante algoritmos de post-procesamiento autónomos.L-band signals transmitted by the Global Navigation Satellites Systems (GNSS) from its reflection off the Earth's surface allow for the inference of some of its geophysical properties. This concept is named GNSS-Reflectometry (GNSS-R), or PAassive Reflectometry and Interferometry System (PARIS). The collected signals are processed by specialized GNSS-R receivers. This dissertation focusses on system design, which is primarily able to post-process the received GNSS-R data, with the purpose of reducing the sustained data throughput of the instrument, which is in the order of several Mbytes/sec. This amount of data poses very stringent requirements on GNSS-R designers . In our study, we have taken as an example of GNSS-R receiver design, the GPS Open-Loop Differential Real Time Receiver (GOLD-RTR), which was designed, developed and built at the ICE (IEEC-CSIC). The problem that we faced could be stated thus: we have a system which produces 12.8 Mb/s in a sustained manner, and we need to reduce this rate by three orders of magnitude by applying suitable integration algorithms, to be discussed later. The work towards my PhD has focused on one broad subject and applied this to the actual hardware design platform in order to study and address it. The subject was parallelism provision for the GNSS-R post-processing system, with special focus on the integration algorithms. The subject of parallelism provision is considered a multilayer problem, the most discussed issues are related to the task-level and memorylevel design. The Symmetric Multi-Leon3 On Linux (SMLOL) platform, was developed to address the timing issues for the GNSS-R application. This subject was the parallelism provision for the task-level system, with special focus on the conventional Symmetric MultiProcessing (SMP) scheme. As a multi-task problem, we used to assess the computational load, system performance and infer the system bottlenecks. However the unbalanced workload in the hardware design (among processors, cache, memory and bus) can not be fundamentally resolved through software methodology. The Heterogeneous Transmission and Parallel Computing Platform (HTPCP) was later developed in order to balance the transmission and computing workload. This subject was the parallelism provision for the memory-level system. According to the simulations results arrived at by MPARM emulator, we built and optimized the memory hierarchy system, in order to remove the bus busy ratio and memory access time between cache and main memory. Moreover, dealing with the bus congestion issue, we implemented two types of element: Transmission Elements (TEs) and Processing Elements (PEs), as well as several interface designs: Massage Passing Interface (MPI) and Fast Simplex Link (FSL) in HTPCP. The intended solution was to design, build and test a system with capacity to reduce the data flow three orders of magnitude by performing autonomous postprocessing algorithms

Referència de tensió compensada en temperatura i de resposta adaptativa a la variació de la tensió d'alimentació per a interfícies de sensors capacitius en sistemes de conversió freqüencial

Les tècniques d'adquisició de senyal a nivell freqüencial ofereixen unes prestacions que són especialment adequades en la construcció de sistemes per a l'adquisició de senyal i pre-procés (ROICs) de dades en sistemes basats en sensors. En particular, en la construcció de sistemes amb sensors sense condicionament i en sensors capacitius, les tècniques d'adquisició de senyal basades en convertidors de capacitat a freqüència (CtoF) i de freqüència a codi binari (Fto#) presenten un millor rendiment en temps real i unes millors característiques electròniques en comparació amb els tradicionals convertidors analògic-digitals. Per les característiques que presenten els senyals freqüencials, aquestes tècniques estan especialment indicades en aplicacions que treballen en ambients sorollosos, donat que permeten gaudir d'un rang d'entrada més elevat, proporcionant una multiplexació fàcil en sistemes d'adquisició multicanal, alhora que mantenen excel·lents precisions, consums reduïts i baixos costos de disseny. El treball Referència de tensió compensada en temperatura i de resposta adaptativa a la variació de la tensió d'alimentació per a interfícies de sensors capacitius en sistemes de conversió freqüencial introdueix millores en l'aplicació de tècniques clàssiques Fto# i presenta el disseny d'un circuit CtoF que millora les prestacions dels circuits d'adquisició de senyal de característiques similars presentats en la literatura. El circuit CtoF està compost per la unió d'un oscil·lador de relaxació més un circuit de referència en voltatge o bandgap: -L'oscil·lador de relaxació de baix consum està dissenyat per treballar en aplicacions de baixa freqüència (fins a uns pocs MHz) i mostra un bon marge de soroll de fase (-103,3 dBc/Hz a 612KHz), amb una baixa dependència a les variacions de la tensió d'alimentació. -El circuit bandgap dissenyat millora les prestacions de bandgaps similars presentats en la literatura. Té un consum d'energia baix (26μA), un bon PSRR (-49dB a 10MHz) i una molt baixa dependència a variacions de la temperatura (només 16 ppm/ºC). El disseny particular d'aquest bandgap mostra una dependència amb la tensió d'alimentació específicament calculada per a ser acoblat a l'oscil·lador de relaxació. -La unió del bandgap i de l'oscil·lador de relaxació conformen el CtoF final. Respecte a l'aïllament del CtoF les variacions de la tensió d'alimentació, cal notar que una variació del 20% de V01, provoca una variació de només el 0,67% en la freqüència de sortida, mostrant el millor resultat de la literatura. El circuit CtoF s'ha integrat en un ROIC. La verificació final del circuit mostra que les millores introduïdes (en relació a resultats presentats en la literatura) en quan a rang de capacitats d'entrada, compensació de la temperatura, consum d'energia i PSRR, es deuen en gran mesura a l'acoblament del nou circuit de referència en voltatge amb l'oscil·lador de relaxacióThe characteristics provided by frequency signal acquisition techniques are particularly suitable for read-out integrated circuits (ROICs) in sensor-based systems. In particular, in the construction of systems with not conditioned sensors and capacitive sensors, signal acquisition techniques based on capacitance-to-frequency converters (CtoF) and frequency-to-code converters (Fto#) show better real-time performance and better electronic characteristics when compared to traditional analog-digital converters techniques. These techniques present good frequency signal features: high input ranges, can built multiplexed multichannel acquisition systems, have excellent precision, low consumption and low cost design. It is for this that they are specially adequate to work in noisy environments. This work entitled Reference voltage and temperature compensated with adaptive response to power supply changes for capacitive sensors interfaces in frequency conversion systems introduces improvements in the application of classical Fto# techniques and presents the design of a CtoF circuit that improves the signal acquisition circuits performances shown by similar works presented in the literature. The CtoF design consists of two circuits: a relaxation oscillator circuit and a bandgap reference voltage: • The low power relaxation oscillator is designed to work in low frequency applications (up to a few MHz) and shows a good phase noise margin (-103.3 dBc / Hz at 612KHz), with a low dependence on power supply variations. • The designed bandgap circuit improves the performance of similar bandgaps presented in the literature. It has a low power consumption (26μA), good PSRR (-49dB at 10 MHz) and a low dependence on temperature variations (only 16 ppm/°C). The design of this particular bandgap allows compensating the power supply dependence of the low power relaxation oscillator. • The union of the bandgap circuit and the relaxation oscillator makes the final CtoF. Regarding the dependence of CtoF to power supply variations, it is stated that a variation of 20% of VDD causes a variation of only 0.67% in the output frequency, showing the best result in the literature. The CtoF circuit has been integrated into a ROIC. The final verification of the circuit shows that the improvements (in comparison to results presented in the literature) in input range, temperature compensation, PSRR and power consumption are due to the coupling of the new bandgap with the relaxation oscillato

Cross-Platform multimedia contents through model transformations : the digital TV case /

L'actual diversitat de dispositius de consum amb accés a Internet fa possible una gran varietat de plataformes multimèdia per accedir a contingut audiovisual, serveis interactius, jocs i tot tipus d'aplicacions d'usuari. El concepte de televisió digital està evolucionant des de ser considerada una tecnologia unidireccional i relativament aïllada a formar part de l'ecosistema de serveis que l'usuari te disponible des de qualsevol entorn multimèdia, com la pròpia llar. En aquest context, la convergència entre televisió, Internet i aplicacions és una realitat gràcies a extensa família de dispositius intel·ligents que hi ha al mercat. Las Smart TVs, smartphones, tablets i consoles permeten als usuaris accedir a continguts de televisió i aplicacions interactives a través múltiples xarxes. El nombre I varietat de format d'aplicacions i entorns d'execució que actualment permeten accedir a algun tipus de televisió interactiva (iTV) dificulten la portabilitat de les aplicacions desenvolupades entre diferents entorns. La manca d'un estàndard unificat i acceptat a nivell mundial per al desplegament de continguts interactius en plataformes de televisió requereix de tècniques especials per adaptar els continguts d'una plataforma a una altra. Així, els productors de contingut interactiu poden estalviar temps i recursos en el desenvolupament dels mateixos continguts per a diferents plataformes. El principal objectiu d'aquesta dissertació és la proposta i validació de una metodologia apropiada per la generació i manteniment eficients d'aplicacions per a TV interactiva. Això permet una millor separació entre el proses de disseny d'una aplicació i les múltiples implementacions que es poden fer per plataformes diferents. Aquesta tesi analitza l'estat actual de la televisió interactiva i proposa una metodologia concreta per generar "write once, adapt to anywhere" ("escriu una vegada i adapta-ho a qualsevol plataforma") basada en un format estàndard per a contingut portable anomenat DVB-PCF. La metodologia proposta és validada a través de l'aplicació de diferent casos d'ús que han servit per testejar les eines desenvolupades en el transcurs d'aquesta recerca. Això inclou els mòduls necessàries per traduir les descripcions multiplataforma (escrites en DVB-PCF) en aplicacions iTV per a plataformes especifiques (com MHP, HTML5, …) i un entorn de desenvolupament integrat que incorpora un editor visual d'interfícies d'usuari basat en el format seleccionat per descriure contingut portable. L'estudi de la sincronització del contingut multimèdia en plataformes web ha generat una aportació secundària relativa al desenvolupament de sistemes de subtitulació basats en HTML5. Aquesta proposta treu profit de SVG i SMIL per sincronitzar subtítols que son personalitzables per l'usuari i mostrar-los en qualsevol plataforma que s'hi connecti. Això també redueix considerablement el codi necessari per mantenir una línia de temps global. Els resultats de l'avaluació de l'experiència d'usuari per al sistema proposat de subtitulació mostren que les característiques de temps proporcionades per SMIL permeten una gestió eficient dels subtítols a través de múltiples plataformes HTML5 sense perdre la sincronització entre els components de la presentació.The current diversity of internet-connected consumer devices enables an increasing variety of multimedia platforms for accessing audiovisual content, interactive services, games and all kind of user applications. The concept of digital TV is evolving from being an isolated unidirectional technology to become part of the ecosystem of services users consume in their multimedia home or nomadic environment. In this context, the convergence between interactive TV, Internet, and applications is a reality thanks to the family of smart devices that are available on the market. Smart TVs, smartphones, tablets, and game consoles allow users to access TV contents and interactive applications through multiple networks. The number of different application formats and runtime environments that currently enable interactive TV services hinders the portability of applications developed for those environments. The lack of a globally unified and accepted standard for the deployment of interactive contents on TV platforms requires the use of special techniques to adapt those contents from one platform to another. Interactive content producers can save both time and resources when developing the same content for different platforms. The main objective of this dissertation is the proposal and validation of a suitable methodology for the efficient generation and maintenance of cross-platform iTV applications, which allows the separation between the design process and its multiple implementations for different platforms. This thesis analyzes the current context of interactive TV and proposes a solution for generating "write once, adapt to anywhere" applications based on a portable content format for TV environments. The proposed methodology is validated through different application use cases that have been tested using the software framework developed in the course of this research. This includes the required modules for translating cross-platform descriptions into platform-specific iTV applications and an integrated development environment containing a visual editor for graphic user interfaces that stores the interface description in the portable content format. The study of multimedia content synchronization in web-based platforms generated a secondary contribution for the development of subtitling systems based on HTML5. This proposal takes advantage of SVG and SMIL for synchronizing customizable video subtitles across web platforms. It also enables to reduce considerably the code required by an application for managing time issues. The results of the user experience evaluation for the proposed subtitling system show that SMIL time features allow an efficient management of subtitles across different HTML5 platforms without losing the synchronization between the presentation components

Intracellular silicon chips /

BibliografiaPremi Extraordinari de Doctorat concedit pels programes de doctorat de la UAB per curs acadèmic 2016-2017Los chips de silicio intracelulares se definen como dispositivos fabricados a partir de las microy nanotecnologías basadas en el silicio y son lo suficientemente pequeños para poder ser introducidos dentro de células vivas, y que podrían ser usados para futuras aplicaciones en ciencias de la vida. Esta tesis se centra en el desarrollo de cuatro desafíos como pruebas de concepto: desde el desarrollo de chips pasivos (micropartículas y códigos de barras) hasta chips como sensores (bioquímicos y de presión). Todos estos prototipos presentan diferentes formas, tamaños y materiales. La optimización de procesos dentro de las micro- y nanotecnologías basadas en el silicio y con técnicas fotolitográficas, permiten la obtención de dispositivos con dimensiones laterales dentro de la micro- y nanoescala, que se internalizan fácilmente en células ya sea para análisis de una única célula o de una población de células. Este trabajo plantea objetivos específicos en los que se describe el diseño, el desarrollo tecnológico, la caracterización y validación biológica de diferentes chips intracelulares. Los primeros dispositivos reportados son chips intracelulares preliminares, y chips como códigos de barras para el marcaje y seguimiento intracelular, siendo dispositivos pasivos, donde se describe su diseño, su desarrollo tecnológico, su caracterización y su validación biológica. Las capacidades tecnológicas de la microfabricación permite la definición de patrones de diseño para obtener un código de barras para aplicaciones a nivel intracelular. Por otra parte, el concepto de funcionalización química se aplica a nuestros chips intracelulares, lo que permite una nueva línea de investigación para reconocimiento bioquímico intracelular. Por último, se consigue diseñar, desarrollar, caracterizar y validar chips intracelulares más funcionales y con mayor número de aplicaciones. Estos chips se diseñan como chips para medidas de presión intracelular dentro de una sola célula, basado en un sistema de medida OptoMecánico. Resumiendo, las amplias capacidades de los chips de silicio intracelulares presentados en el presente trabajo involucran un amplio número de aplicaciones para biología celular, tales como el etiquetado, rastreo celular, y un sofisticado sistema de medida intracelular, tanto químico como físico.Intracellular silicon chips are defined as devices small enough to be internalized inside single living cells for future applications in life science, where silicon based micro- and nanotechnologies have been used to achieve this purpose. This thesis is focused in the development of four different challenges, from passive chips (microparticles and barcodes) to biochemical and pressure sensors, as a proof of concept. All these prototypes present different shapes, sizes, and materials. Standard photolithographic and silicon-based technologies, which allow the obtaining of devices with lateral dimensions within the micro- and nanoscale to be internalized easily by the cell for single studies or ever by the study of each single cell in a population of cells. This work addresses specific objectives where the design, technological development, characterization and biological validation as intracellular chips inside living cells are described. The first demonstrators show dummy intracellular chips and intracellular barcodes for single cell labeling and tracking, as passive devices, where the design, technological development, characterization and biological validation are described. Technological capabilities of the definition of patterned chips are applied to obtain the intracellular barcodes code design. Furthermore, the chemical functionalization concept is applied to our intracellular devices, enabling a new line of applications for intracellular biochemical recognition. Finally, and going one step forward, and with the main objective of achieving even more functional intracellular chips, the design, technological development, characterization and validation of an intracellular pressure sensor inside a single cell is described. Being this device the first silicon-based NanoOptoMechanical System (NOMS) inside a living cell. Summarizing, the extensive capabilities of the presented intracellular silicon chips imply a broad number of applications in cell biology, such as cell labeling and tracking, and sophisticated intracellular cell sensing

Modelització de plantes de producció com a sistemes multiagent i implantació parcial en un cas real

Aquest treball ha estat motivat per la necessitat de les petites empreses de posar al dia els seus sistemes de producció per adaptar-los al funcionament cada cop més dinàmic i versàtil dels mercats. Actualment es requereix la capacitat d'una ràpida adaptabilitat de la producció pel que fa a canvis freqüents del producte fabricat i a la fabricació concurrent de diversos tipus de producte simultàniament. Una altra necessitat és la integració dels diversos subsistemes de les empreses (i de la seva informació) a la vegada que es necessita una arquitectura modular que permeti sistemes oberts i escalables

Algorithmic and architectural optimization techniques in particle filtering for FPGA-Based navigation applications

Els filtres de partícules (FPs) són una tipologia de tècniques d'estimació bayesiana basades en simulacions Monte Carlo que es troben entre els sistemes d'estimació que ofereixen millors rendiments i major flexibilitat en la resolució de problemes d'estimació no lineals i no gaussians. No obstant això, aquest millor rendiment i major flexibilitat es contraposa amb la major complexitat computacional del sistema, motiu pel que fins ara la seva aplicació a problemes de temps real ha estat limitada. La majoria de les aplicacions en temps real, en particular en el camp de la robòtica mòbil, com ara el seguiment, la localització i mapatge simultani (SLAM) i la navegació, tenen limitacions en el rendiment, l'àrea, el cost, la flexibilitat i el consum d'energia. La implementació software de FPs en plataformes d'execució seqüencial en aquestes aplicacions és sovint prohibitiu per l'elevat cost computacional. Per tant per aproximar els FPs a aplicacions en temps real és necessària l'acceleració de les operacions de còmput utilitzant plataformes hardware. Donat que la major part de les operacions es poden realitzar de forma independent, el pipeline i el processament en paral·lel poden ser explotats de manera efectiva mitjançant l'ús de hardware apropiat, com ara utilitzant Field Programmable Gate Arrays (FPGAs). La flexibilitat que tenen per introduir la paral·lelització fa que puguin ser emprades en aplicacions de temps real. Amb aquest enfocament, aquesta tesis doctoral s'endinsa en el difícil repte d'atacar la complexitat computacional dels filtres de partícules introduint tècniques d'acceleració hardware i implementació sobre FPGAs, amb l'objectiu d'incrementar el seu rendiment en aplicacions de temps real. Per tal d'implementar filtres de partícules d'alt rendiment en hardware,aquesta tesis ataca la identificació dels colls d'ampolla computacionals en FPs i proposa, dissenya i implementa tècniques d'acceleració hardware per a FPs. Emprant tècniques d'acceleració hardware per a filtres de partícules primer es dissenya i implementa una arquitectura HW/SW per a FPs. Després, es dissenya un processador hardware per a FPs en el que es detallen totes les etapes del FP aplicant-lo a un algorisme de mapatge i localització simultània i implementant-lo sobre FPGA. També es dissenya i implementa un co-processador paral·lel per a un escàner làser emprat en FPs emprant un algorisme de Bresenham. Aquesta proposta hardware ha conduit al desenvolupament del primer prototip totalment hardware (sobre FPGA) per a filtres de partícules emprats en SLAM.Los filtros de partículas (FPs) son una tipología de técnicas de estimación bayesiana basadas en simulaciones Monte Carlo que se encuentran entre los sistemas de estimación que ofrecen mejores rendimientos y mayor flexibilidad en la resolución de problemas de estimación no lineales y no gausianos . Sin embargo, este mejor rendimiento y mayor flexibilidad se contrapone con la mayor complejidad computacional del sistema, por lo que hasta ahora su aplicación a problemas de tiempo real ha sido limitada. La mayoría de las aplicaciones en tiempo real, en particular en el campo de la robótica móvil, aplicaciones tales como el seguimiento, la localización y mapeo simultáneo (SLAM) y la navegación, tienen limitaciones en el rendimiento, el área, el coste, la flexibilidad y el consumo de energía. La implementación software de FPs en plataformas de ejecución secuencial en estas aplicaciones es a menudo prohibitivo por el elevado coste computacional. Por lo tanto para aproximar los FPs a aplicaciones en tiempo real es necesaria la aceleración de las operaciones de cómputo utilizando plataformas hardware. Dado que la mayor parte de las operaciones se pueden realizar de forma independiente, el pipeline y el procesamiento en paralelo pueden ser explotados de manera efectiva mediante el uso de hardware apropiado, como utilizando Field Programmable Gate Arrays (FPGAs). La flexibilidad que tienen para introducir la paralelización hace que puedan ser utilizadas en aplicaciones de tiempo real. Con este enfoque, esta tesis doctoral se adentra en el difícil reto de atacar la complejidad computacional de los filtros de partículas introduciendo técnicas de aceleración hardware e implementación sobre FPGAs, con el objetivo de incrementar su rendimiento en aplicaciones de tiempo real. Para implementar filtros de partículas de alto rendimiento en hardware, esta tesis ataca la identificación de los cuellos de botella computacionales en FPs y propone, diseña e implementa técnicas de aceleración hardware para FPs. Empleando técnicas de aceleración hardware para filtros de partículas primero se diseña e implementa una arquitectura HW/SW para FPs. Después, se diseña un procesador hardware para FPs en el que se detallan todas las etapas del FP aplicándolo a un algoritmo de mapeo y localización simultánea y implementándose en FPGA. También se diseña e implementa un co-procesador paralelo para un escáner láser empleado en FPs empleando un algoritmo de Bresenham. Esta propuesta hardware ha conducido al desarrollo del primer prototipo totalmente hardware (FPGA) para filtros de partículas empleados en SLAM.Particle filters (PFs) are a class of Bayesian estimation techniques based on Monte Carlo simulations that are among the estimation frameworks that offer superior performance and flexibility on addressing non-linear and non Gaussian estimation problems. However, such superior performance and flexibility of PFs comes at the cost of higher computational complexity that has so far limited their applications in real time problems. Most real time applications, in particular in the field of mobile robotics, such as tracking, simultaneous localization and mapping (SLAM) and navigation, have constraints on performance, area, cost, flexibility and power consumption. Software implementation of the PFs on sequential platforms for such applications is often prohibitive for real time applications. Thus to make PFs more feasible to such real-time applications, the acceleration of PFs computations using hardware circuitry is essential. As most of the operations in PFs can be performed independently, pipelining and parallel processing can be effectively exploited by use of an appropriate hardware platform, like field programmable gate arrays (FPGA), which offer the flexibility to introduce parallelization and lead to a wide range of applications of PFs in real time systems. Thus the focus of this phD thesis is to address the challenge of to deal with the computational complexity of PFs introducing FPGA hardware acceleration for improving their real-time performance and make its use feasible in these applications. For a high throughput hardware realization of the PFs, some of the issues addressed in this thesis include: the identification in the computational bottlenecks of the PFs and the proposal and design of PF hardware acceleration techniques. Based on the PF hardware acceleration techniques, the design and implementation of a PF HW/SW architecture is presented. In addition, a new approach for full parallelization of the PFs is presented which leads to a distributed particle filtering implementation with simplified parallel architecture. Finally, the design of a fully hardware PF processor is provided where the whole particle filtering steps applied to the SLAM problem are proposed for an implementation on FPGA. As part of the PF processor design, important problems for PF in SLAM are also solved. Also, the design and implementation of a parallel laser scanner as a PF co-processor using a Bresenham line drawing algorithm is realized. The proposed hardware architecture has led to the development of the first fully hardware (FPGA) prototype for the PF applied to the SLAM problem

From characterization strategies to PDK & EDA tools for printed electronics

Durant els últims anys, les tecnologies d'electrònica impresa (PE) estan atraient molta atenció, principalment degut a que es poden fabricar grans àrees, i són una alternativa de baix cost a la microelectrònica tradicional. D'entre totes les tecnologies disponibles, la fabricació emprant impresores d'injecció de tinta (inkjet) resulta particularment interessant, al ser un mètode d'impressió digital (reduint els residus generats al fabricar), i no tenir contacte amb el substrat (per tant permet la utilització de molts tipus diferents de substrats). La tecnologia inkjet encara està patint un gran desenvolupament, cosa que fa difícil que es puguin dissenyar circuits i sistemes sense tenir un gran coneixement sobre els processos que hi ha al darrere. A més a més, la mancança d'eines específicament dissenyades per a inkjet crea un gran distància entre els dissenyadors i els tecnòlecs responsables de desenvolupar la tecnologia, dificultant així una adopció generalitzada de la tecnologia inkjet. Aquesta tèsi contribueix a apropar els dissenyadors a la tecnologia, proposant i adaptant fluxes i kits de disseny existents i basats en microelectrònica, a les tecnologies inkjet, complementant-los amb eines específiques per adaptar-los a les peculiaritats de l'inkjet. D'aquesta manera aconseguim un camí directe des del disseny a la fabricació, abstraient els detalls tecnològics del disseny. A més a més, per tancar el camí entre disseny i la fabricació, aquesta tèsi proposa un entorn semi-automàtic de caracterització, que es fa servir per analitzar el comportament de la tinta dipositada, inferint quines correccions són necessàries per a què el resultat fabricat correspongui tant com sigui possible al disseny. El coneixement extret d'aquest pas s'incorporarà en una eina EDA específica que analitza i aplica automàticament les correccions extretes a un disseny.During last years, Printed Electronics technologies have attracted a great deal of attention due to being a low-cost, large area electronics manufacturing process. From all available technologies, inkjet printing is of special interest, because of its digital nature, which reduces material waste; and being a non-contact process, which allows printing on a great variety of substrates. Inkjet printing is still on heavy development, thus making designing for it difficult without an in-depth knowledge of how the manufacturing process works. In addition, currently there is a lack of specific tools aiding to design for it, creating a large gap between designers and technology developers and difficulting a wide adoption of this particular technologies. The work presented on this thesis contributes to bridge the existing gap between designers and technology developers by proposing and adapting existing microelectronics-based design flows and kits, while complementing them with custom, PE specific Electronic Design Automation tools; to achieve a direct path from design to manufacturing, and abstract technology specific details from the design stages. This is achieved by combining a design flow with a PE Process/Physical Design Kit, and a set of EDA tools adapted to PE. In addition, to finally bridge design and manufacturing, this thesis proposes a semi-automated characterization methodology, used to analyze the deposited ink behavior, and infer all necessary corrections needed to ensure that the final fabricated result corresponds as much as possible to the intended design. This knowledge is then integrated into an specific EDA framework which will perform the aformentioned corrections automatically

Automatic source code adaptation for heterogeneous platforms /

Bibliografi