A Hardware-Based Configurable Algorithm for Eye Blink Signal Detection Using a Single-Channel BCI Headset

Eye blink artifacts in electroencephalographic (EEG) signals have been used in multiple applications as an effective method for human-computer interaction. Hence, an effective and low-cost blinking detection method would be an invaluable aid for the development of this technology. A configurable hardware algorithm, described using hardware description language, for eye blink detection based on EEG signals from a one-channel brain-computer interface (BCI) headset was developed and implemented, showing better performance in terms of effectiveness and detection time than manufacturer-provided software

Controlling a Mouse Pointer with a Single-Channel EEG Sensor

Goals: The purpose of this study was to analyze the feasibility of using the information obtained from a one-channel electro-encephalography (EEG) signal to control a mouse pointer. We used a low-cost headset, with one dry sensor placed at the FP1 position, to steer a mouse pointer and make selections through a combination of the user’s attention level with the detection of voluntary blinks. There are two types of cursor movements: spinning and linear displacement. A sequence of blinks allows for switching between these movement types, while the attention level modulates the cursor’s speed. The influence of the attention level on performance was studied. Additionally, Fitts’ model and the evolution of the emotional states of participants, among other trajectory indicators, were analyzed. (2) Methods: Twenty participants distributed into two groups (Attention and No-Attention) performed three runs, on different days, in which 40 targets had to be reached and selected. Target positions and distances from the cursor’s initial position were chosen, providing eight different indices of difficulty (IDs). A self-assessment manikin (SAM) test and a final survey provided information about the system’s usability and the emotions of participants during the experiment. (3) Results: The performance was similar to some brain–computer interface (BCI) solutions found in the literature, with an averaged information transfer rate (ITR) of 7 bits/min. Concerning the cursor navigation, some trajectory indicators showed our proposed approach to be as good as common pointing devices, such as joysticks, trackballs, and so on. Only one of the 20 participants reported difficulty in managing the cursor and, according to the tests, most of them assessed the experience positively. Movement times and hit rates were significantly better for participants belonging to the attention group. (4) Conclusions: The proposed approach is a feasible low-cost solution to manage a mouse pointe

Control de un robot móvil mediante interfaz cerebro-computador: un enfoque práctico

[Resumen] Este trabajo muestra un ejemplo de la interacción entre ondas cerebrales y plataformas robóticas. Concretamente se realiza el control de un robot móvil mediante el dispositivo llamado Mindwave, producido por la compañía Neurosky. Dicho dispositivo, a pesar de poderse considerar en la categoría de bajo precio, es capaz de proporcionar los niveles de atención, entre otros, de un usuario a partir de la medida de las señales eléctricas generadas por su cerebro. La plataforma desarrollada se basa en un software diseñado en el entorno Matlab, para identificar las intenciones del usuario y transmitir las órdenes correspondientes al robot. Los resultados de las pruebas realizadas son diferentes a los reportados en la literatura, logrando una aplicación práctica, que consigue reducir los tiempos de retardo y requiere un nivel de entrenamiento reducido. Se presentan resultados de una simulación virtual. Dichos resultados han sido corroborados mediante experimentos reales.https://doi.org/10.17979/spudc.978849749808

A smart sensor for defending against clock glitching attacks on the I2C protocol in robotic applications

This paper presents a study about hardware attacking and clock signal vulnerability. It considers a particular type of attack on the clock signal in the I2C protocol, and proposes the design of a new sensor for detecting and defending against this type of perturbation. The analysis of the attack and the defense is validated by means of a configurable experimental platform that emulates a differential drive robot. A set of experimental results confirm the interest of the studied vulnerabilities and the efficiency of the proposed sensor in defending against this type of situation

Controlling Robot Motion by Blinking Eyes: an Experience on Users Training

This article aims to describe a system designed to control the movement of mobile robots by blinking eyes. It is based on the use of a Brain Computer Interface and a particular control architecture. The paper addresses the key aspects that allow simplifying usersrobot interaction and proposes a control strategy that facilitates a fast learning of robot handling. In this sense, the main advantage of the approach is the short period of time required for users’ training. The article details a methodology aimed to evaluate this feature, presents experimental results that confirm this fact and also discusses about the influence of interacting with a real or a simulated robot. Particularly, it analyses if a previous training with the virtual robot helps to improve the interaction with the real robot or vice versa

Una aportación al diseño de circuitos integrados CMOS autotemporizados

El auge que muestra el campo de los circuitos asíncronos en los últimos años es notorio. Por un lado cada vez se está dedicando más atención en los foros internacionales, con la celebración de congresos específicos (series de congresos ASYNC, o workshops de ACiD-WG, por ejemplo), o mediante sesiones especiales en congresos de gran relevancia científica. Por otro lado, están apareciendo últimamente en el mercado diversos circuitos integrados asíncronos que muestran alguna característica ventajosa respecto a sus equivalentes síncronos. En cualquier caso, es tan grande el desfase en cuanto a recursos dedicados a la investigación y desarrollo de circuitos síncronos, frente a los autotemporizados, que hacen necesarios numerosos esfuerzos para demostrar la viabilidad e interés de estos últimos frente a sus tradicionales competidores. Este razonamiento es el que pretendemos sirva de justificación a la presente Tesis. Desde el mundo académico se está prestado gran atención a los circuitos asíncronos a partir de mediados de los años 80. Este hecho se desprende del aumento en el número de artículos de investigación relacionados con el diseño asíncrono, una relación de los cuales fueron agrupados por Tom Verhoeff y Ad Peeters en su “Bibliografía Asíncrona” (se puede visitar en http://www.win.tue.nl/~wsinap/async.stt.html). De esta revisión bibliográfica se ha creado una estadística temporal, que muestra el reciente interés de la investigación sobre el campo de los circuitos asíncronos. Aunque el mayor número de publicaciones corresponde al periodo 1994-1997, ello no quiere decir que haya decaído el interés por este tipo de circuitos en el último trienio. Más bien todo lo contrario. De hecho, una vez que la investigación ha avanzado lo suficiente, el siguiente paso ha consistido en la creación de aplicaciones para su comercialización y puesta en el mercado. Este paso se encuentra en su primera fase, ya que existen empresas de renombre en el campo electrónico, como Philips y Hewlett-Packard, que comercializan circuitos de este tipo. Y otras empresas electrónicas de reconocida relevancia como Intel o Sun han anunciado el lanzamiento al mercado de circuitos comerciales asíncronos. En otra rama paralela a esta, se está estudiando la migración de tecnologías eminentemente síncronas al campo autotemporizado. De hecho, se trata de explorar el rango de aplicaciones de estos circuitos a entornos tradicionalmente síncronos, pero en los que la realización autotemporizada muestre algún tipo de ventaja. Por otro lado, las técnicas de diseño autotemporizado forman ya un cuerpo de doctrina en el que es también prioritaria la optimización en los circuitos y metodologías existentes, con el fin de disminuir el todavía hoy muy amplio espacio existente entre los circuitos síncronos y sus equivalentes autotemporizados. La presente Tesis se encuadra en las labores de diseño de circuitos integrados CMOS autotemporizados que se realizan en la Unidad de Diseño Digital y Mixto del Instituto de Microelectrónica de Sevilla (Centro mixto Universidad de Sevilla-Centro Nacional de Microelectrónica/CSIC). Al amparo del proyecto de la CICYT Número TIC95-0094: “Técnicas de Diseño e Implementación de Circuitos Autotemporizados”, correspondiente al Plan Nacional de Tecnologías de la Información y las Comunicaciones, desarrollado en el Instituto de Microelectrónica de Sevilla, se ha formado un grupo de trabajo en este campo, con amplias bases en el estudio de los problemas de temporización en circuitos integrados CMOS [ACOS00]. Las principales aportaciones del trabajo realizado que forman parte de esta Tesis abarcan desde la implementación de celdas básicas para circuitos autotemporizados, hasta la aplicación de dichos circuitos a problemas específicos del diseño de circuitos integrados mixtos Analógico-Digitales, pasando por el diseño, integración y testado e módulos autotemporizados de mediana complejidad. En este sentido, el objetivo de la presente Tesis es aportar un ápice a la pirámide del conocimiento sobre circuitos asíncronos, haciendo especial énfasis en la optimización de recursos de hardware, en la búsqueda de aplicaciones específicas que muestren ventajas sobre sus equivalentes síncronas y en mostrar la realizabilidad de este tipo de circuitos con la integración de prototipos. Los contenidos de la Tesis se han dividido en cuatro capítulos. El primer capítulo trata de ser una introducción a los circuitos CMOS autotemporizados, en el que mostraremos el estado del arte actual en cuanto al diseño de este tipo de circuitos. Servirá así mismo de hilo conductor del discurso de la Tesis. El segundo capítulo realiza una revisión completa de las principales estructuras diferenciales referenciadas, elementos básicos de los bloques de computación. De esta revisión se obtendrá aquella que presente mejores condiciones y se implementará un demostrados con una doble misión: demostrar el corrector funcionamiento de esta estructura en un caso real, y caracterizarla. Además se ha comparado con otras soluciones ya referenciadas en la literatura. El tercer capítulo incluye el diseño de estructuras diferenciales optimizadas en recursos de hardware. Así mismo, se han diseñado e integrado demostradores para la verificación de funcionamiento, caracterización y comparación con estructuras de referencia. El cuarto capítulo contiene una revisión de las diferentes familias lógicas y esquemas de sincronización, con vistas a estudiar las estrategias de diseño de circuitos digitales que produzcan bajo ruido de conmutación. Esta decisión ha sido tomada debido al crecimiento en la importancia que muestran los circuitos mixtos analógico-digitales, en los que el ruido de conmutación es uno de los factores limitantes en sus prestaciones. Con vistas a demostrar la viabilidad y cualidades de las soluciones propuestas, se abordará un diseño de complejidad alta para realizar una comparación con una versión síncrona equivalente. Finalmente presentaremos las conclusiones más importantes de nuestro trabajo. Hemos incluido, por simplicidad en la presentación, dos apéndices adicionales con información concerniente a códigos VHDL y una revisión complementaria de los protocolos de comunicación. CONCLUSIONES 1. Hemos realizado una revisión del estado actual de los circuitos autotemporizados. Esta revisión ha conllevado una comparación cualitativa, por un lado de los circuitos asíncronos con los síncronos, y por otro entre las principales arquitecturas autotemporizadas encontradas en la literatura. De dicha revisión, hemos comprobado que las ventajas potenciales de los circuitos autotemporizados van aumentando a medida que se utilizan tecnologías más avanzadas. 2. Hemos elegido una arquitectura autotemporizada, sobre la cual se estudiará la problemática de los circuitos autotemporizados. La arquitectura en cuestión es la de Stanford, propuesta por Meng. En esta arquitectura, una celda autotemporizada está constituida por un bloque de interface y otro de computación o procesado. 3. Hemos realizado una revisión exhaustiva del estado del arte de las estructuras diferenciales, componente central de los bloques de computación. Las estructuras diferenciales consideradas, que son un total de doce, han sido comparadas, tanto cualitativa como cuantitativamente, a nivel de simulación. Estas comparaciones han tenido una doble funcionalidad: - Determinar la estructura diferencial que muestra el mejor comportamiento global, la cual es la estructura SODS. - Obtener una serie de directrices que sirvan como orientación al desarrollo de nuevas estructuras diferenciales. 4. Con el objeto de validar totalmente la estructura SODS, tanto a nivel de simulación como de resultados experimentales, hemos abordado el diseño e integración de un demostrador. El circuito elegido como demostrador ha sido un multiplicador de 4x4 bits con etapas de pipeline a nivel de bit. El funcionamiento de dicho multiplicador ha sido verificado en el laboratorio para tensiones de polarización de 5, 4 y 3 v., mientras que la caracterización ha sido realizada para tensiones de 5 y 4 v. 5. Hemos planteado uno de los principales problemas de los circuitos autotemporizados, conocido como precarga temprana. Se ha realizado una revisión de las soluciones tradicionales dadas a este problema a través de un análisis cuantitativo de los bloques de interface. 6. Hemos abordado una solución novedosa al problema anterior, mediante la utilización de transitores débiles en las estructuras diferenciales. Se han presentado las modificaciones que se deberían realizan en la estructura diferencial elegida, así como las características que deben tener para su aplicación. Estas modificaciones han sido aplicadas a la estructura con mejor comportamiento (SODS), dando lugar a dos nuevas estructuras SODS-débil y SODS-QF. 7. Las estructuras presentadas han sido comparadas, tanto cualitativa como cuantitativamente, con otras ya referenciadas en un marco autotemporizado, es decir, con la inclusión de los bloques de interface correspondiente. Con estas comparaciones, se ha estudiado la influencia de la tensión de polarización (variando su valor) y la capacidad de carga (variando la funcionalidad a través del árbol diferencial). Los resultados de estas comparaciones han demostrado el correcto funcionamiento de las estructuras nuevas, así como el mejor comportamiento de estas estructuras en los parámetros considerados. 8. De nuevo, y con la finalidad de validar totalmente las estructuras nuevas, hemos abordado el diseño e integración de demostradores, consistentes en matrices de registros y celdas sumadoras. Los resultados experimentales concuerdan con los obtenidos mediante simulación. 9. Hemos planteado la importancia que están suscitando los circuitos mixtos, en el sentido de que una parte está implementada con técnicas analógicas y la otra con digitales. De aquí, hemos estudiado estos circuitos y, en particular, uno de sus principales problemas: el ruido de conmutación. Hemos explorado las soluciones dadas de forma tradicional, siendo la mayoría de índole analógico. Por lo tanto, hemos abordado el estudio de los circuitos digitales en este problema en dos líneas bien diferenciadas: según las familias lógicas empleadas y el esquema de temporización utilizado. 10. En el estudio de las familias lógicas, hemos realizado una revisión de un conjunto de estas familias. Las familias consideradas se pueden agrupar en tres grandes grupos: familia CMOS convencional (debido a su uso extendido), familias de transistores de paso (debido a sus potenciales ventajas en el consumo de potencia) y familias de direccionamiento de intensidad (debido a su uso casi exclusivo en este campo). La revisión ha conllevado una comparación tanto cualitativa como cuantitativa. 11. De los resultados de las simulaciones se pueden extraer que las familias de direccionamiento solo son aconsejables en las zonas cercanas a la parte analógica, pero nunca utilizarlas de forma global a su excesivo consumo de potencia. En cuanto a las demás, la utilización de la familia de transistores de paso so CMOS dependerá de si la funcionalidad que se quiera implementar es susceptible de realizarla mediante multiplexores o no. 12. En el esquema de temporización hemos realizado una revisión de esquemas síncronos y asíncronos. Esta revisión ha conllevado una comparación tanto cualitativa como cuantitativa. De los resultados obtenidos, se puede destacar que el esquema con mejor comportamiento será aquel que provoque un mayor desacoplo en la operación de los diferentes bloques, es decir, un esquema distribuido o asíncrono. También cabe destacar, que una de las mayores fuentes de ruido de conmutación son los elementos de memoria, por lo que el esquema autotemporizado con mantenimiento de datos muestra el mejor comportamiento. 13. Con el motivo de validar estos resultados, hemos abordado el diseño e integración de la parte digital de un circuito mixto, consistente en un convertidos A/D con etapas de pipeline en tiempo real. Este diseño ha sido abordado tanto de forma completamente síncrona como parcialmente autotemporizada y síncrona. Los resultados de simulación ha demostrado el correcto funcionamiento de ambas versiones del diseño. Resumiendo, a partir de los resultados obtenidos en este trabajo, podemos decir que en este trabajo: - Se han presentado una serie de directrices para el desarrollo de nuevas estructuras diferenciales. - Los circuitos desarrollados en este trabajo han mostrado un correcto funcionamiento en la gama usual de condiciones de trabajo, así como una mejora con respecto a otras técnicas de diseño previamente reportadas. - Se han presentado una serie de directrices, desde el punto de vista del diseño digital, para el desarrollo de circuitos mixtos. Con ello podemos concluir que los circuitos autotemporizados se van afianzando como técnica de realización digital, tanto en campos de operación completamente digitales como analógico-digitales, proporcionando gran seguridad en términos de corrección funcional. También hemos comprobado que a medida que avanzan las tecnologías de integración, las diferencias entre los circuitos autotemporizados y los síncronos van disminuyendo, llegando en algunos parámetros y condiciones de operación a mejorar a su contrapartida síncrona. Esto asegura buenas perspectivas para los circuitos autotemporizados

Low-power logic styles for full-adder circuits

Comunicación presentada al "ICECS 2001" celebrada del 2 al 5 de Septiembre del 2001 en Malta.-- El pdf es la versión de autor.This paper contributes to a better knowledge of the behaviour of conventional CMOS and CPL full-adder circuits when low voltage, low power or small power-delay products are of concern. It completes and overcomes limitations of previous studies as optimal power-delay curves, for CPL and CMOS full adders, have been built up using an automatic sizing tool based on statistical optimization. Supply voltages of 3.3V and 1.5V have been considered. This study shows that full adders with minimum power consumption are accessible by using the conventional CMOS design style. As a counterpart, minimum delay full adders are obtained with CPL. © 2001 IEEE.This effort was partially supported by the spanish CICYT under Project TIC97-0648.Peer Reviewe

Pass-transistor based implementations of threshold logic gates for WOS filtering

This paper presents a systematic procedure to implement threshold functions by using a pass-transistor network. A main feature of the threshold gates (TGs) produced by this technique is that they do not exhibit the fan-in limitations usual when other implementation techniques are used. Thus, they are especially useful for Weighted Order Statistical (WOS) filters because the binary filters required are threshold functions which usually present a high total sum of weights. A WOS filter with its binary filters implemented as pass-transistor TGs is demonstrated in an standard 0.35 μm CMOS technology at 3.3 V. The filter shows a sample frequency well over 100 MHz at the nominal process condition and it is cheaper, faster and consumes less power than a conventional approach. © 2004 Elsevier Ltd. All rights reserved.This effort was partially supported by Spanish Government through project TIC2001-1594.Peer Reviewe

High-performance edge-triggered flip-flops using weak-branch differential latch

A new technique to build edge-triggered flip-flops based on the use of 'weak' transistors is presented. This technique can be applied to most CMOS differential latches with only some further design considerations. Despite of hardware costs, resulting flip-flops are very suited for high-performance and low-noise applications.Peer Reviewe

A teaching approach for the development of skills in programming manipulator robots

[EN] This work describes a teaching proposal for training university students in programing robotic arms. The paper proposes a set of basic competencies that group the necessary skills for learning this type of methodology. The development of the teaching strategy is based on a system that allows testing a program from the same terminal, either in simulation or alternatively, in a collaborative real robot. The proposed method allows students to share, in a rationalized way, access to the laboratory robots, allowing the program to be tested in simulation to have an identical structure to that implemented in the real robot. The proposal is developed by using the MATLAB framework, and RoboDK, a program for robot simulation.[ES] Este artículo describe una propuesta docente para la formación superior de alumnos en técnicas de programación de robots manipuladores. El trabajo propone un conjunto de competencias que agrupan las capacidades necesarias para el aprendizaje de este tipo de metodologías.  El desarrollo de la estrategia docente se basa en la configuración de un sistema que permite, desde un mismo terminal, testar un programa bien en simulación o, de forma alternativa, en un robot real colaborativo. El método propuesto permite compartir entre el alumnado, de forma racionalizada, el acceso a los robots del laboratorio, permitiendo que el programa probado en simulación presente una estructura idéntica al implantado en el robot real. La propuesta se desarrolla alrededor del programa MATLAB y el programa de simulación de robots RoboDK.Gómez-Bravo, F.; López De Ahumada Gutierrez, R.; Jiménez-Naharro, R. (2023). Una propuesta docente para el desarrollo de competencias en programación de robots manipuladores. Revista Iberoamericana de Automática e Informática industrial. 20(3):303-314. https://doi.org/10.4995/riai.2023.1875630331420