基于双向HFC的数据通信系统及其接入终端的设计

双向光纤同轴电缆混合网(HFC)是今后宽带多媒体通信的重要基础网络之一。本文对基于HFC的宽带数据通信系统提出一种集成的解决方案 ,并具体描述该系统接入终端即CableModem的各功能模块原理及其软硬件设计的实现方案

基于SX微处理器的嵌入式Internet应用系统的设计

SX微处理器是美国Scenix公司新近推出的一种RISC指令微处理器。文章根据SX微处理器的结构和指令编程的特点 ,描述了基于SX微处理器的嵌入式Internet设计原理 ,并通过一个嵌入式Internet远程监视器的设计例子 ,进一步说明了应用SX微处理器进行嵌入式Internet应用系统设计的优势

基于CSIX-L1接口协议的通用交换芯片设计

在原有ATM交换芯片设计成果的基础上,设计了一款具有CSIX-L1接口的通用交换芯片。本文主要介绍该芯片的设计方案。首先简要介绍CSIX-L1协议的基本内容,然后具体说明如何直接采用ATM交换芯片的空分交换结构来实现传递交换CSIX-L1协议帧内容,并指出CSIX-L1接口扩展是该芯片的设计关键,最后介绍如何采用B it-slice技术来实现CSIX-L1接口扩展

无源射频识别标签整流电路的分析与设计

整流电路的设计是无源射频识别(RFID)标签的关键技术之一.基于两种传统的整流电路,分析影响其输出电压和能量转换效率(PCE)的几个因素,在此基础上提出了一种改进的整流电路.该电路采用栅极交叉连接的结构来消除天线到芯片的阈值电压压降,并通过增加两个MOS管作为开关来抑制芯片到天线的电荷回流.电路的设计仿真结果显示,该整流电路具有较高的输出电压和PCE

USB接口引擎的软核设计与FPGA兑现

在USB Open Core的基础上,对USB接口引擎进行RTL级的Verilog HDL语言功能设计和FPGA兑现验证。主要介绍了USB通讯协议的基本原理,根据USB接口引擎的结构框图,说明各功能模块的设计思路和方法,并在ModelSim中进行功能仿真分析,最后下载到Xilinx公司的FPGA中进行综合

X-window应用系统的安全问题及其解决方案

通过介绍X-window应用系统的通信原理,分析Internet环境下X-window应用系统的通信安全问题,提出了一种能够保证X-win-dow实际应用安全性的解决方案,并直接应用到Web-EDA技术平台开发中。该安全通信的解决方案主要集成了主机隐藏、通信加密、二次验证等3种通信安全技术,而无须对X-window应用软件的原程序进行修改,就能解决其在Internet中通信的安全问题

基于神经网络混沌吸引子的公钥密码算法安全性分析及其实现

介绍一种基于神经网络混沌吸引子的Diffie-Hellman公钥密码算法.在过饱和贮存的Hopfield神经网络模型中混沌吸引子与初始状态之间存在一种单向函数关系,如果改变该神经网络的联结权矩阵,混沌吸引子及其所应的初始状态吸引域会随之发生改变.因此,我们可以其联结权矩阵为陷门,利用可交换的随机变换矩阵来改变神经网络的联结权矩阵,实现一种新的Diffie-Hellman公钥加密算法,即将随机变换矩阵作为私钥,而将变换后的神经网络联结突触矩阵作为公钥.为了说明这种新公钥加密方案的实用性,本文还分析和讨论其安全性和加密效率,并利用Java编程实现互联网的应用方案.实验结果表明,本算法是可行的,并具有较高的数据加密和解密速度

混沌二进制序列的伪随机性和复杂性分析

分析和讨论了由经典的Lorenz混沌系统和Chebyshev映射所生成的二进制序列的伪随机性和复杂性,采用T.Kohda混沌二进制量化算法,将混沌系统所产生的实数序列转换为相应的二进制序列;从统计检验、自相关性、频谱、Lempel-Ziv复杂度和近似熵等多方面对序列的伪随机性和复杂性进行定量分析。统计分析结果表明对由混沌系统所产生的有限二进制序列逼近Lem-pel-Ziv意义的随机序列,它具有较高的伪随机性、复杂性和非周期性,但是序列的伪随机性和复杂性并不随序列长度的增加而提高,在近似熵评价指标中呈显出降低的趋势。同时,作为伪随机源,Lorenz混沌系统略比Chebyshev映射好

多发射天线选择的无线信道序统计特性研究

在独立平坦的瑞利衰落信道中,提出一种确定排序信道衰落因子大小的联合概率密度函数(PDF)序系数的方法。根据输出信噪比最大的天线选择原则,就信道状态信息(CSI)正确和差错两种不同情况,分别给出n个最大排序的信道衰落因子的边缘PDF理论式。最后,对采用正交空时分组码的多发射天线选择系统进行数值仿真,结果表明:多天线选择能极大地提高系统的传输质量,而且能有效地抵抗CSI差错引起的性能下降

可重构的串行高级加密标准加解密电路设计

为了进一步提高高级加密标准(AES)算法在现场可编程门阵列(FPGA)上的硬件资源使用效率,提出一种可支持密钥长度128/192/256位串行AES加解密电路的实现方案。该设计采用复合域变换实现字节乘法求逆,同时实现列混合与逆列混合的资源共享以及三种AES算法密钥扩展共享。该电路在Xilinx Virtex-Ⅴ系列的FPGA上实现,硬件资源消耗为1871 slice、4 RAM。结果表明,在最高工作频率173.904 MHz时,密钥长度128/192/256位AES加解密吞吐率分别可达2119/1780/1534 Mb.s-1。该设计吞吐率/硬件资源比值较高,且适用支持千兆以太网