Développement et réalisation de nouvelles structures de protection contre les décharges électrostatiques

Le cadre de cette étude se focalise sur le développement de protections contre les décharges électrostatiques (ESD) externes aux composants électroniques à protéger. Pour des raisons applicatives, ou l'encombrement devient une préoccupation majeure, ces protections ESD doivent répondre à des contraintes de taille toujours plus difficiles à satisfaire tout en gardant les mêmes performances en robustesse. Ce travail présente un nouveau concept de structure de protection ESD bidirectionnel basé sur une technologie industrielle originellement dédié à la réalisation de capacités à haute densité d'intégration. Le procédé technologique possède une étape de fabrication de tranchées profonde qui est mise à profit dans cette étude pour la réalisation de diodes tridimensionnelles. L'optimisation de la configuration de ces structure a été menée par une étude théorique à l'aide des outils de simulation TCAD afin de mieux appréhender le fonctionnement physique et d'apporter des règles de conception. De nombreux résultats expérimentaux sont présentés et des comparaisons seront également menées afin de quantifier l'apport de cette nouvelle technologie. La meilleure configuration permet de garantir une réduction de 25% de la taille des structures tout en garantissant un niveau de robustesse élevé.As part of this study focuses on the development of external protection against electrostatic discharge (ESD) to the electronic components to protect. For many applicative reasons where taken area becomes a major concern, the ESD protection must meet size constraints increasingly difficult to satisfy while keeping the same performance in robustness. This work presents a new concept of bi-directional ESD protection structure based on industrial technology originally dedicated to achieving high-density integration capabilities. The technological process has a deep trench production step which is used in this study for the realization of three-dimensional diodes. Optimizing configuration of the structure was conducted by a theoretical study using TCAD simulation tools to better understand the physical functioning and provide design rules. Many experimental results are presented and comparisons will also be conducted to quantify the contribution of this new technology. The best configuration ensures a 25% reduction in the size of structures while ensuring a high level of robustness

Intégration 3D des transistors à nanofils de silicium-germanium sur puces CMOS

La microélectronique est partout dans notre vie : les téléphones intelligents, les jeux vidéo ainsi que d’autres appareils électroniques que nous tenons dans le creux de la main. Les besoins en performances et en gestion d’énergie se font de plus en plus ressentir. Le recours à la miniaturisation des transistors a permis l’amélioration des performances de ces composants au cours des années. Cette tendance a suivi la célèbre loi de « Moore » qui a prévu que la densité des transistors doublerait sur une même puce tous les 2 ans. Aujourd’hui cette loi de « Moore » doit faire face à des limites physiques et technologiques et c’est ainsi que le besoin d’intégrer de nouvelles fonctionnalités commence à apparaitre. L’empilement vertical des composants est une solution alternative étudiée pour faire face aux difficultés inhérentes à l’intégration planaire. Aujourd'hui, les circuits intégrés en 3D ont montré des gains de puissance significatifs pour différents types d’applications (mémoire...). Cette technologie repose sur des interconnexions verticales entre les différents niveaux connus sous le nom de « Through Silicon Vias » (TSVs). Différentes stratégies sont adoptées pour ce type d’empilement dans lesquelles l'intégration 3D monolithique est une approche qui offre la possibilité d’élaborer les différentes étapes technologiques directement sur une même puce. Une difficulté majeure de cette technologie réside dans le processus de fabrication des circuits dans les couches supérieures : Les étapes de la fabrication dans le « backend- of-line (BEOL) » ne doivent en aucun cas perturber le fonctionnement des transistors du « front-end-of-line (FEOL) ». C’est pour cette raison, le budget thermique doit être inférieure à 500 °C afin de préserver les performances des dispositifs dans la partie frontale de la ligne (FEOL). Récemment, des nanofils semi-conducteurs préparés dans un bâti de CVD « chemical vapor deposition », ont suscité un nouvel intérêt pour la fabrication de nanodispositifs. Cette technique ascendante fournit des nanofils monocristallins avec le respect du budget thermique requis pour les processus d'intégration en 3D. Elle permet la synthèse des nanofils à des dimensions réduites avec un large choix de matériaux et de compositions. Les travaux de cette thèse portent sur l’idée de démontrer que la croissance des nanofils entre deux électrodes prédéfinies et plus particulièrement la croissance horizontale à l’intérieur des tranchées d’oxyde peut être utilisée dans l’optique d’une intégration 3D. Cela permettrait donc à terme de pouvoir directement fabriquer les couches actives semi-conductrices d’un transistor MOS dans les niveaux supérieurs d’une puce CMOS tout en respectant le budget thermique et sans avoir recours à des étapes de collage de puces. Au cours de ce projet de recherche, nous nous sommes intéressés en premier lieu au développement et à l’optimisation du procédé qu’on appelle « nanodamascène » mis en place pour guider des nanofils SiGe dans des tranchées d’oxyde directement sur un substrat SiO2/Si. À part de cette technique d’intégration, nous avons aussi utilisé la technique de diélectrophorèse pour localiser des nanofils dispersés dans une solution liquide de manière horizontale entre des électrodes prédéfinies. Les résultats de la localisation ont permis de fabriquer des transistors à canaux nanofils sur l’oxyde et à terme de montrer la possibilité d’établir un transistor dans le BEOL d’une puce CMOS

Sélection d'un précurseur pour l'élaboration de couches atomiques de cuivre (application à l'intégration 3D)

Avec l augmentation de la densité de fonctionnalités dans les différents circuits intégrés nous entourant, l intégration 3D (empilement des puces) devient incontournable. L un des point-clés d une telle intégration est la métallisation des vias traversant (TSV, Through Silicon Via) reliant deux puces entre-elles : ces TSV ont des facteurs de forme de plus en plus agressifs, pouvant dépasser 20. Les dépôts des couches barrière à la diffusion du cuivre et d accroche pour le dépôt électrolytique du cuivre étant actuellement réalisées par dépôt physique en phase vapeur, ceux-ci sont limités en termes de conformité et de facteur de forme. Le travail de cette thèse porte sur le développement du dépôt de couches atomiques (ALD, Atomic Layer Deposition) de cuivre et de nitrure de tantale afin de résoudre les problèmes énoncés lors de la métallisation de TSV. Les précurseurs de cuivre étant actuellement mal connus, différents précurseurs ont été dans un premier temps évalués, afin de sélectionner celui répondant au cahier des charges précis de notre étude. Nous nous sommes par la suite attachés à l étudier selon deux axes : d abord en examinant ses propriétés thermodynamiques afin de mieux appréhender les réactions de dépôt, puis lors d élaboration de films de cuivre sur différents substrats et à différentes conditions afin d optimiser le procédé d élaboration de films mince de cuivre. Dans un second temps, nous nous sommes attachés à l étude d un précurseur de tantale pour la réalisation de couches barrière à la diffusion. Celui-ci a été étudié en ALD, afin de proposer à l industrie microélectronique un procédé de dépôt de couches barrière et d accroche optimisé. Pour finir, nous avons vérifié que l ALD permet le dépôt conforme dans des TSV à haut facteur de forme, et que les films obtenus ont les propriétés correspondant au cahier des charges de l industrie la microélectronique.With the increasing density of features in the various integrated circuits surrounding us, 3D integration (stacking chips) becomes essential. One key point of such integration is the metallization of Through Silicon Vias (TSV) connecting two chips together: the aspect ratio of these TSV will be higher than 20 in the near future. The copper-diffusion barrier layer and seed layer for the electrodeposition of copper are currently deposited by physical vapour deposition, and this technique is limited in terms of conformality in high aspect ratio structure. This work focuses on the development of the Atomic Layer Deposition (ALD) of copper and tantalum nitride in order to propose conformal deposition method of barrier and seed layers. Copper precursors being not well known, different precursors were initially evaluated following the specifications of our study. Once the most promising precursor selected, it has been studied in two different ways. Firstly, a thermodynamic study has been carried out to understand the deposition mechanism; then copper ALD films were deposited on different substrates using different conditions to optimize the deposition. In a second step, a tantalum precursor has been studied for ALD of diffusion barrier, in order to offer the microelectronics industry a deposition method for both barrier and seed layer. Finally, we verified that ALD leads to conformal deposition on high aspect ratio TSV, and that the resulting films have properties corresponding to the specifications of the microelectronic industry.SAVOIE-SCD - Bib.électronique (730659901) / SudocGRENOBLE1/INP-Bib.électronique (384210012) / SudocGRENOBLE2/3-Bib.électronique (384219901) / SudocSudocFranceF

Impact des technologies d'intégration 3D sur les performances des composants CMOS

Les innovations actuelles en électronique allient à la fois des critères de coût, de performance et de taille. Or à l'ère du tout numérique, les technologies CMOS sont confrontées à la stagnation de leurs performances électriques. Parallèlement, les systèmes hétérogènes multifonctions s'orientent vers une complexification extrême de leurs architectures, augmentant leur coût de conception. Les problématiques de performance électrique et d'hétérogénéité convergent vers un objectif commun. Une solution industriellement viable pour atteindre cet objectif d'architecture ultime est l'intégration tridimensionnelle de circuits intégrés. En empilant verticalement des circuits classiques aux fonctionnalités diverses, cette architecture ouvre la voie à des systèmes multifonctions miniaturisés dont les performances électriques sont meilleures que l'existant. Néanmoins, les technologies CMOS ne sont pas conçues pour être intégrées dans une architecture 3D. Cette thèse de doctorat s'intéresse à évaluer toute forme d'impact engendré par les technologies d'intégration 3D sur les performances électriques des composants CMOS. Ces impacts sont classifiés en deux familles d'origine thermomécanique et électrique. Une étude exploratoire réalisée par modélisation TCAD a permis de montrer l'existence d'un couplage électrique par le substrat provoqué par les structures d'intégration 3D dont l'influence s'avère non négligeable pour les technologies CMOS. La seconde partie de l'étude porte sur la mise en œuvre et le test de circuits conçus pour quantifier ces phénomènes d'interaction thermomécanique et électrique, et leur impact sur les performances de transistors et d'oscillateurs en anneau.Current innovations in electronics combine performance, size and cost criteria. Nevertheless, in the all-digital era, CMOS technologies are confronted by stagnating electrical performances. In parallel, multitask heterogeneous systems are moving towards an extreme complexification of their architectures, increasing cost of design and manufacture dramatically. Electrical performance and heterogeneity challenges seem to converge towards a common requirement. The three-dimensional integration of integrated circuits is a viable industrial solution to obtain the ultimate architecture required. This vertical architecture leads to miniaturized high value heterogeneous systems by stacking several IC featuring various functionalities. The electrical performances of such 3D architecture appear to be superior to those of classic System-on-Chip. Nevertheless, CMOS technologies are not designed for this specific integration, so that they may not tolerate the impact of 3D integration structures. This PhD work is focused on the evaluation and characterization of all possible impacts generated by 3D integration structures on the electrical performance of CMOS devices. Two levels of impact are described, those of electrical and those of thermo-mechanical natures. Firstly, a TCAD-based simulation study has led to the demonstration of an electrical impact due to substrate coupling. The influence of such a coupling significantly decreases the static currents of PMOS transistors. The second part of the PhD is focused on the implementation of test circuits dedicated to the characterization of electrical coupling induced by 3D integration structures on transistors and ring oscillators

Manufacturing of three dimensional integrated circuits

Thesis (Ph. D.)--Massachusetts Institute of Technology, Dept. of Materials Science and Engineering, 2007.Includes bibliographical references (p. 221-231).Along with scaling down in size, novel materials have been introduced into the semiconductor industry to enable continued improvements in performance and cost as predicted by Moore's law. It has become important now more than ever to include an environmental impact evaluation of future technologies, before they are introduced into manufacturing, in order to identify potentially environmentally harmful materials or processes and understand their implications, costs, and mitigation requirements. In this thesis, we introduce a methodology to compare alternative options on the environmental axis, along with the cost and performance axes, in order to create environmentally aware and benign technologies. This methodology also helps to identify potential performance and cost issues in novel technologies by taking a transparent and bottoms-up assessment approach. This methodology is applied to the evaluation of the MIT 3D IC technology in comparison to a standard CMOS 2D IC approach. Both options are compared on all three axes - performance, cost and environmental impact.(cont.) The "handle wafer" unit process in the existing 3D IC technology, which is a crucial process for back-to-face integration, is found to have a large environmental impact because of its use of thick metal sacrificial layers and high energy consumption. We explore three different handle wafer options, between-die channel, oxide release layer, and alternative low-temperature permanent bonding. The first two approaches use a chemical handle wafer release mechanism; while the third explores solid liquid inter-diffusion (SLID) bonding using copper-indium at 2000C. Preliminary results for copper-indium bonding indicate that a sub-micron thick multi-layer copper-indium stack, when bonded to a 300 nm thick copper film results in large voids in the bonding interface primarily due to rough as-deposited films. Finally, we conduct an overall assessment of these and other proposed handle wafer technologies. The overall assessment shows that but the oxide release layer approach appears promising; however, each process option has its strength and weaknesses, which need to be understood and pursued accordingly.by Ajay Somani.Ph.D