Підхід до побудови тестів перевірки цифрових пристроїв на надвеликих інтегральних схемах

Розглядається проблема скорочення перебору при побудові повних тестів перевірки цифрових пристроїв, розроблених із використанням надвеликих інтегральних схем. Процес побудови тесту для заданої несправності приводиться до вигляду пошуку термінальної вершини в дереві призначення сигналів. Для скорочення перебору пропонується застосовувати метод сфокусованого пошуку, розроблений як загальнотеоретичний метод пошуку рішення в системах продукційного типу. Описано результати експериментів із комбінаційними схемами.Рассматривается проблема сокращения перебора при построении полных проверяющих тестов для цифровых устройств, разработанных с использованием сверхбольших интегральных схем. Процесс построения теста для заданной неисправности приводится к виду поиска терминальной вершины в дереве назначения сигналов. Для сокращения перебора предлагается применять метод сфокусированного поиска, разработанный как общетеоретический метод поиска решения в системах продукционного типа. Описаны результаты экспериментов с комбинационными схемами.Considered the problem of reducing the running in constructing a complete test for digital devices designed with using the VLSI circuits. The process of constructing a test for a given fault is reduced to finding the terminal vertices in the signals assignment tree. To reduce the iteration is proposed the focused search method wich designed to apply as the general theoretical method for finding solutions in productional type systems. Describes the results of experiments with the combinational circuits

ПОСТРОЕНИЕ ТЕСТОВ КОНТРОЛЯ ЦИФРОВЫХ СИСТЕМ НА УРОВНЕ МЕЖРЕГИСТРОВЫХ ПЕРЕДАЧ

Дается анализ состояния проблемы контроля сложнофункциональных больших интегральныхсхем. Рассматриваются задачи направленного построения тестов контроля на уровне межрегистровых передач (RTL) на языке VHDL. Класс функциональных неисправностей, рассматриваемых при направленном построении теста, соответствует неисправностям константного типа реализаций СБИС

The Complexity of Test Generation at the Transistor Level

Coordinated Science Laboratory was formerly known as Control Systems LaboratorySemiconductor Research Corporation / SRC RSCH 86-12-10

Dynamic scan chains : a novel architecture to lower the cost of VLSI test

Thesis (M. Eng.)--Massachusetts Institute of Technology, Dept. of Electrical Engineering and Computer Science, 2003.Includes bibliographical references (p. 61-64).Fast developments in semiconductor industry have led to smaller and cheaper integrated circuit (IC) components. As the designs become larger and more complex, larger amount of test data is required to test them. This results in longer test application times, therefore, increasing cost of testing each chip. This thesis describes an architecture, named Dynamic Scan, that allows to reduce this cost by reducing the test data volume and, consequently, test application time. The Dynamic Scan architecture partitions the scan chains of the IC design into several segments by a set of multiplexers. The multiplexers allow bypassing or including a particular segment during the test application on the automatic test equipment. The optimality criteria for partitioning scan chains into segments, as well as a partitioning algorithm based on this criteria are also introduced. According to our experimental results Dynamic Scan provides almost a factor of five reduction in test data volume and test application time. More theoretical results reach as much as ten times the reductions compared to the classical scan methodologies.by Nodari S. Sitchinava.M.Eng

Matrix Model of Digital Systems and Its Application to Automatic Test Generation

Electrical Engineerin