State of the art in chip-to-chip interconnects

This thesis presents a study of short-range links for chips mounted in the same package, on printed circuit boards or interposers. Implemented in CMOS technology between 7 and 250 nm, with links that operate at a data rate between 0,4 and 112 Gb/s/pin and with energy efficiencies from 0,3 to 67,7 pJ/bit. The links operate on channels with an attenuation lower than 50 dB. A comparison is made with graphical representations between the different articles that shows the correlation between the different essential metrics of chip-to-chip interconnects, as well as its evolution over the last 20 years.Esta tesis presenta un estudio de enlaces de corto alcance para chips montados en un mismo paquete, en placas de circuito impreso o intercaladores. Implementado en tecnología CMOS entre 7 y 250 nm, con enlaces que operan a una velocidad de datos entre 0,4 y 112 Gb/s/pin y con eficiencias energéticas de 0,3 a 67,7 pJ/bit. Los enlaces operan en canales con una atenuación inferior a 50 dB. Se realiza una comparación con representaciones gráficas entre los diferentes artículos que muestra la correlación entre las distintas métricas esenciales de las interconexiones chip a chip, así como su evolución en los últimos 20 años.Aquesta tesi presenta un estudi d'enllaços de curt abast per a xips muntats en el mateix paquet, en plaques de circuits impresos o interposers. Implementat en tecnologia CMOS entre 7 i 250 nm, amb enllaços que funcionen a una velocitat de dades entre 0,4 i 112 Gb/s/pin i amb eficiències energètiques de 0,3 a 67,7 pJ/bit. Els enllaços funcionen en canals amb una atenuació inferior a 50 dB. Es fa una comparació amb representacions gràfiques entre els diferents articles que mostra la correlació entre les diferents mètriques essencials d'interconnexions xip a xip, així com la seva evolució en els darrers 20 anys

Cross-Layer Pathfinding for Off-Chip Interconnects

Off-chip interconnects for integrated circuits (ICs) today induce a diverse design space, spanning many different applications that require transmission of data at various bandwidths, latencies and link lengths. Off-chip interconnect design solutions are also variously sensitive to system performance, power and cost metrics, while also having a strong impact on these metrics. The costs associated with off-chip interconnects include die area, package (PKG) and printed circuit board (PCB) area, technology and bill of materials (BOM). Choices made regarding off-chip interconnects are fundamental to product definition, architecture, design implementation and technology enablement. Given their cross-layer impact, it is imperative that a cross-layer approach be employed to architect and analyze off-chip interconnects up front, so that a top-down design flow can comprehend the cross-layer impacts and correctly assess the system performance, power and cost tradeoffs for off-chip interconnects. Chip architects are not exposed to all the tradeoffs at the physical and circuit implementation or technology layers, and often lack the tools to accurately assess off-chip interconnects. Furthermore, the collaterals needed for a detailed analysis are often lacking when the chip is architected; these include circuit design and layout, PKG and PCB layout, and physical floorplan and implementation. To address the need for a framework that enables architects to assess the system-level impact of off-chip interconnects, this thesis presents power-area-timing (PAT) models for off-chip interconnects, optimization and planning tools with the appropriate abstraction using these PAT models, and die/PKG/PCB co-design methods that help expose the off-chip interconnect cross-layer metrics to the die/PKG/PCB design flows. Together, these models, tools and methods enable cross-layer optimization that allows for a top-down definition and exploration of the design space and helps converge on the correct off-chip interconnect implementation and technology choice. The tools presented cover off-chip memory interfaces for mobile and server products, silicon photonic interfaces, 2.5D silicon interposers and 3D through-silicon vias (TSVs). The goal of the cross-layer framework is to assess the key metrics of the interconnect (such as timing, latency, active/idle/sleep power, and area/cost) at an appropriate level of abstraction by being able to do this across layers of the design flow. In additional to signal interconnect, this thesis also explores the need for such cross-layer pathfinding for power distribution networks (PDN), where the system-on-chip (SoC) floorplan and pinmap must be optimized before the collateral layouts for PDN analysis are ready. Altogether, the developed cross-layer pathfinding methodology for off-chip interconnects enables more rapid and thorough exploration of a vast design space of off-chip parallel and serial links, inter-die and inter-chiplet links and silicon photonics. Such exploration will pave the way for off-chip interconnect technology enablement that is optimized for system needs. The basis of the framework can be extended to cover other interconnect technology as well, since it fundamentally relates to system-level metrics that are common to all off-chip interconnects

Multilevel Modulation and Transmission in VCSEL-based Short-range Fiber Optic Links

As the demand for ever higher throughput short-range optical links is growing, research and industry associations have shown increased interest in multilevel modulation formats, such as the four leveled pulse amplitude modulation, referred to as 4-PAM. As on-off keying (OOK) persists to be the choice for low latency applications, for example high performance computing, datacenter operators see 4-PAM as the next format to succeed current OOK-based optical interconnects. Throughput can be increased in many ways: parallel links can be deployed, multicore fibers can be used or more efficient modulation formats with digital signal processing is an alternative. Therefore, to improve link data rates, the introduction of new modulation formats and pre-emphasis are primarily considered in this thesis. In a bandwidth-limited link, turning towards spectrally efficient formats is one of the methods to\ua0 overcome the bandwidth requirements of OOK. Such are the considerations when opting for 3-PAM or 4-PAM schemes. Both require lower bandwidth than OOK and are potential candidates in such scenarios. 4-PAM provides double spectral efficiency and double data rate at the same symbol rate as on-off keying, but, as with any technology transition, new challenges emerge, such as a higher SNR requirement, a lower tolerance to VCSEL nonlinearities and skewing of the signal in the time domain. 3-PAM could potentially be an in-between solution, as it requires 33% less bandwidth than OOK and is less sensitive to VCSEL dynamics which could impair the transmission. A study is presented where 3-PAM has outperformed both OOK and 4-PAM in the same link. Detailed investigation of legacy 25G class VCSELs has shown that devices with moderate damping are suitable for the transition to 4-PAM. The pre-emphasis of signals is a powerful tool to increase link bandwidth at the cost of modulation amplitude. This has been investigated in this thesis for on-offkeying and has shown 9% and 27% increase in bit rate for error-free operation with two pre-emphasis approaches. Similarly, pre-emphasis of a 4-PAM electrical signals has enabled 71.8 Gbps transmission back-to-back with lightweight forward error correction and 94 Gbps net data rate was achieved with the same pre-emphasis and post-processing using an offline least-mean-square equalizer

Design of Optical Interconnect Transceiver Circuits and Network-on-chip Architectures for Inter- and Intra-chip Communication

The rapid expansion in data communication due to the increased multimedia applications and cloud computing services necessitates improvements in optical transceiver circuitry power efficiency as these systems scale well past 10 Gb/s. In order to meet these requirements, a 26 GHz transimpedance amplifier (TIA) is presented in a 0.25-µm SiGe BiCMOS technology. It employs a transformer-based regulated cascode (RGC) input stage which provides passive negative-feedback gain that enhances the effective transconductance of the TIA’s input common-base transistor; reducing the input resistance and pro- viding considerable bandwidth extension without significant noise degradation or power consumption. The TIA achieves a 53 dBΩ single-ended transimpedance gain with a 26√ GHz bandwidth and 21.3 pA/H z average input-referred noise current spectral density. Total chip power including output buffering is 28.2 mW from a 2.5 V supply, with the core TIA consuming 8.2 mW, and the chip area including pads is 960 µm × 780 µm. With the advance of photonic devices, optical interconnects becomes a promising technology to replace the conventional electrical channels for the high-bandwidth and power efficient inter/intra-chip interconnect. Second, a silicon photonic transceiver is presented for a silicon ring resonator-based optical interconnect architecture in a 1V standard 65nm CMOS technology. The transmitter circuits incorporate high-swing drivers with non-linear pre-emphasis and automatic bias-based tuning for resonance wavelength stabilization. An optical forwarded-clock adaptive inverter-based transimpedance amplifier (TIA) receiver trades-off power for varying link budgets by employing an on-die eye monitor and scaling the TIA supply for the required sensitivity. At 5 GB/s operation, the ring modulator un- der 4Vpp driver achieves 12.7dB extinction ratio with 4.04mW power consumption, while a 0.28nm tuning range is obtained at 6.8µW/GHz efficiency with the bias-based tuning scheme implemented with the 2Vpp transmitter. When tested with a wire-bonded 150f- F p-i-n photodetector, the receiver achieves -12.7dBm sensitivity at a BER=10−15 and consumes 2.2mW at 8 GB/s. Third, a novel Nano-Photonic Network-on-Chip (NoC) architecture, called LumiNoC, is proposed for high performance and power-efficient interconnects for the chip-multi- processors (CMPs). A 64-node LumiNoC under synthetic traffic enjoys 50% less latency at low loads versus other reported photonic NoCs, and ∼25% less latency versus the electrical 2D mesh NoCs on realistic workloads. Under the same ideal throughput, LumiNoC achieves laser power reduction of 78%, and overall power reduction of 44% versus competing designs

Signaling in 3-D integrated circuits, benefits and challenges

Three-dimensional (3-D) or vertical integration is a design and packaging paradigm that can mitigate many of the increasing challenges related to the design of modern integrated systems. 3-D circuits have recently been at the spotlight, since these circuits provide a potent approach to enhance the performance and integrate diverse functions within amulti-plane stack. Clock networks consume a great portion of the power dissipated in a circuit. Therefore, designing a low-power clock network in synchronous circuits is an important task. This requirement is stricter for 3-D circuits due to the increased power densities. Synchronization issues can be more challenging for 3-D circuits since a clock path can spread across several planes with different physical and electrical characteristics. Consequently, designing low power clock networks for 3-D circuits is an important issue. Resonant clock networks are considered efficient low-power alternatives to conventional clock distribution schemes. These networks utilize additional inductive circuits to reduce power while delivering a full swing clock signal to the sink nodes. In this research, a design method to apply resonant clocking to synthesized clock trees is proposed. Manufacturing processes for 3-D circuits include some additional steps as compared to standard CMOS processes which makes 3-D circuits more susceptible to manufacturing defects and lowers the overall yield of the bonded 3-D stack. Testing is another complicated task for 3-D ICs, where pre-bond test is a prerequisite. Pre-bond testability, in turn, presents new challenges to 3-D clock network design primarily due to the incomplete clock distribution networks prior to the bonding of the planes. A design methodology of resonant 3-D clock networks that support wireless pre-bond testing is introduced. To efficiently address this issue, inductive links are exploited to wirelessly transmit the clock signal to the disjoint resonant clock networks. The inductors comprising the LC tanks are used as the receiver circuit for the links, essentially eliminating the need for additional circuits and/or interconnect resources during pre-bond test. Recent FPGAs are quite complex circuits which provide reconfigurablity at the cost of lower performance and higher power consumption as compared to ASIC circuits. Exploiting a large number of programmable switches, routing structures are mainly responsible for performance degradation in FPAGs. Employing 3-D technology can providemore efficient switches which drastically improve the performance and reduce the power consumption of the FPGA. RRAM switches are one of the most promising candidates to improve the FPGA routing architecture thanks to their low on-resistance and non-volatility. Along with the configurable switches, buffers are the other important element of the FPGAs routing structure. Different characteristics of RRAM switches change the properties of signal paths in RRAM-based FPGAs. The on resistance of RRAMswitches is considerably lower than CMOS pass gate switches which results in lower RC delay for RRAM-based routing paths. This different nature in critical path and signal delay in turn affect the need for intermediate buffers. Thus the buffer allocation should be reconsidered. In the last part of this research, the effect of intermediate buffers on signal propagation delay is studied and a modified buffer allocation scheme for RRAM-based FPGA routing path is proposed

Optical interconnect for integrated circuits

This thesis presents the research pertaining to the development of essential components of optical interconnect between dies in a package, involving both guided and free-space propagation of light. In order to pursue such an objective, it required the development of a simpler approach to the design of planar silica lens pairs; develop the technology for fabricating such lens pairs, and modeling the critical factors, like alignment non-idealities, that affect the optical loss of such a scheme involving both guided and free-space propagation. A methodology based on the ABCD matrix method has been developed to design and evaluates the performance of a planar silica lens pair system for a prescribed (‘ideal’) free-space propagation distance. The optical loss of a designed system under various fabrication and experimental imperfections has been calculated and verified against the simulation results obtained from the commercial beam propagation method (BPM) software, BPM_CAD by Optiwave. A two-level optical system comprising of a planar silica lens pair and a pair of 45° micromirror, which is equivalent to a chip to chip optical interconnects in a 3D integrated system, has been theoretically analysed for optical loss due to micromirrors deviation from the ideal 45° and an angular tilt between the two levels. For the implementation of the planar silica lens pair, a hollow cathode PECVD system was used to deposit low stress thick graded index silica film on silicon wafer from a mixture of O2/SiH4/CF4 gases. Technique of depositing low stress thick fluorine doped silica film was developed and films up to 38 µm thickness with very low compressive stress (16 Mpa) were deposited on silicon substrate. Lens front-face curvature was defined by vertical deep oxide etch using a state of art STS–ICP Advanced Oxide Etch (AOE) system. The planar silica lens pair designed for 200 and 500 µm of ‘ideal’ free-space propagation distance were fabricated and optically tested. A successful implementation of such a scheme, involving guided and free-space optical propagation has been demonstrated for the first time. Practical demonstration and optical characterization of in-plane chip to chip optical interconnects has been performed, however, integration of 45° micromirror and practical demonstration of stacked-die optical interconnect based on planar silica lens pair has been left for future work

Silicon-organic hybrid (SOH) electro-optic modulators for high-speed and power-efficient communications

Silicon-organic hybrid (SOH) modulators add a highly efficient nonlinear organic electro-optic cladding material to the silicon photonic platform, thereby enabling efficient electro-optic modulation. In this book, the application potential of SOH modulators is investigated. Proof-of-principle experiments show that they can be used for high-speed communications at symbol rates up to 100 GBd and operated directly from a field-programmable gate array (FPGA) without additional driver amplifiers

Coherent terabit/s communications using chip-scale optical frequency comb sources

Der Visual Networking Index (VNI) der Firma Cisco weist für den weltweiten Internetverkehr eine durchschnittlichen jährlichen Wachstumsrate von 26% aus und prognostiziert 2022 einen jährliche Datenverkehr von 4,8 Zettabyte [1]. Um diesem Anstieg des Netzwerkverkehrs zu begegnen, ist die kohärente Datenübertragung in Kombination mit sogenanntem Wellenlängenmultiplex (engl. wavelength-division multiplexing, WDM) in Langstrecken-Glasfasernetzwerken zum Standard geworden. Mit der verstärkten Nutzung von Cloud-basierten Diensten, dem wachsenden Trend, Inhalte in die Nähe der Endbenutzer zu bringen, und der steigenden Anzahl angeschlossener Geräte in sog. Internet-of-Things-(IoT-)Szenarien, wird der Datenverkehr auf allen Netzebenen voraussichtlich weiter drastisch ansteigen. Daher wird erwartet, dass die WDM-Übertragung mittelfristig auch kürzere Verbindungen verwendet werden wird, die in viel größeren Stückzahlen eingesetzt werden als Langstreckenverbindungen und bei denen die Größe und die Kosten der Transceiver-Baugruppen daher wesentlich wichtiger sind. In diesem Zusammenhang werden optische Frequenzkammgeneratoren als kompakte und robuste Mehrwellenlängen-Lichtquellen eine wichtige Rolle spielen. Sie können sowohl auf der Sender- als auch auf der Empfängerseite einer kohärenten WDM-Verbindung eine große Anzahl wohldefinierter optischer Träger oder Lokaloszillator-Signale liefern. Ein besonders wichtiger Vorteil der Frequenzkämme ist die Tatsache, dass die Spektrallinien von Natur aus äquidistant sind und durch nur zwei Parameter − die Mittenfrequenz und den freien Spektralbereich − definiert werden. Dadurch kann eine auf eine individuelle Frequenzüberwachung der einzelnen Träger verzichtet werden, und etwaige spektrale Schutzbänder zwischen benachbarten Kanälen können stark reduziert werden oder komplett wegfallen. Darüber hinaus erleichtert die inhärente Phasenbeziehung zwischen den Trägern eines Frequenzkamms die gemeinsame digitale Signalverarbeitung der WDM-Kanäle, was die Empfängerkomplexität reduzieren und darüber hinaus auch die Kompensation nichtlinearer Kanalstörungen ermöglichen kann. Unter den verschiedenen Kammgeneratoren sind Bauteile im Chip-Format der Schlüssel für künftige WDM-Transceiver, die eine kompakte Bauform aufweisen und sich kosteneffizient in großen Stückzahlen herstellen lassen sollen. Gegenstand dieser Arbeit ist daher die Untersuchung von neuartigen Frequenzkammgeneratoren im Chip-Format im Hinblick auf deren Eignung für die massiv parallele WDM-Übertragung. Diese Bauteile lassen sich nicht nur als Mehrwellenlängen-Lichtquellen auf der Senderseite einsetzen, sondern bieten sich auch als Mehrwellenlängen-Lokaloszillatoren (LO) für den parallelen kohärenten Empfang mehrerer WDM-Kanäle an. Bei den untersuchten Bauteilen handelt es sich um gütegeschaltete Laserdioden (engl. Gain-Switched Laser Diodes), modengekoppelte Laserdioden auf Basis von Quantenstrich-Strukturen (Quantum-Dash Mode-Locked Laser Diodes, QD-MLLD) und sog. Kerr-Kamm-Generatoren, die optische Nichtlinearitäten dritter Ordnung in Ringresonatoren hoher Güte ausnutzen. Der Schwerpunkt liegt dabei auf Datenübertragungsexperimenten, die die Eignung der verschiedenen Kammquellen untersuchen und die in den internationalen Fachzeitschriften Nature und Optics Express veröffentlicht wurden [J1]-[J4]. Kapitel 1 gibt eine allgemeine Einführung in das Thema der optischen Datenübertragung und der zugehörigen WDM-Verfahren. In diesem Zusammenhang werden die Vorteile optischer Frequenzkämme als Lichtquellen für die WDM-Datenübertragung und den WDM-Empfang erläutert. Die einige Inhalte dieses Kapitels sind dem Buchkapitel [B1] entnommen, wobei Änderungen zur Anpassung an die Struktur und Notation der vorliegenden Arbeit vorgenommen wurden. In Kapitel 2 wird eine grundlegende Einführung in optische Kommunikations-systeme mit Schwerpunkt auf Hochleistungsverbindungen gegeben, die auf WDM und kohärenten Übertragungsverfahren beruhen. Außerdem wird die integrierte Optik als wichtiges technologisches Element zum Bau kostengünstiger und kompakter WDM-Transceiver vorgestellt. Das Kapitel gibt ferner einen Überblick über verschiedene optische Frequenzkammgeneratoren im Chip-Format, die sich als Mehrwellenlängen-Lichtquellen für solche Transceiver anbieten, und es werden grundlegende Anforderungen an optische Frequenzkammgeneratoren formuliert, die für WDM-Anwendungen relevant sind. Das Kapitel endet mit einer vergleichenden Diskussion der verschiedenen Kammgeneratoren sowie einer Zusammenfassung ausgewählter WDM-Datenübertragungsexperimente, die mit diesen Kammgeneratoren demonstriert wurden. In Kapitel 3 wird die kohärente WDM-Sendetechnik und der kohärente WDM-Empfang mit einer gütegeschalteten Laserdiode (GSLD) diskutiert. Im Mittelpunkt der Arbeit steht ein Versuchsaufbau, in dem der empfängerseitige Kammgenerator aktiv mit dem senderseitigen Generator synchronisiert wurde. Das Experiment stellt die weltweit erste Demonstration einer kohärenten WDM-Übertragung mit Datenraten von über 1 Tbit/s dar, bei dem synchronisierte Frequenzkämme als Mehrwellenlängen-Lichtquelle am Sender und als Mehrwellenlängen-LO am Empfänger verwendet werden. Kapitel 4 untersucht das Potenzial von QD-MLLD als Mehrwellenlängen-Lichtquellen für die WDM-Datenübertragung. Diese Kammgeneratoren sind aufgrund ihrer kompakten Größe und des einfachen Betriebs besonders attraktiv. Die erzeugten Kammlinien weisen jedoch ein hohes Phasenrauschen auf, das die Modulationsformate in früheren Übertragungsexperimenten auf 16QAM begrenzte. In diesem Kapitel wird gezeigt, dass QD-MLLD die WDM-Übertragung mit Modulationsformaten jenseits von 16QAM unterstützen kann, wenn eine optische Rückkopplung durch einen externen Resonator zur Reduzierung des Phasenrauschens der Kammlinien verwendet wird. In den Experimenten wird eine Reduzierung der intrinsischen Linienbreite um etwa zwei Größenordnungen demonstriert, was eine 32QAM-WDM-Übertragung ermöglicht. Die Demonstration der Datenübertragung mit einer Rate von 12 Tbit/s über eine 75 km lange Faser mit einer spektralen Netto-Effizienz von 7,5 Bit/s/Hz stellt dabei die höchste für diese Bauteile gezeigte spektrale Effizienz dar. Gegenstand von Kapitel 5 ist die WDM-Übertragung und der kohärente Empfang mit QD-MLLD vor. Die Vorteile der Skalierbarkeit von QD-MLLD für massiv parallele WDM-Verbindungen werden also nicht nur am Sender, wie in Kapitel 4 beschrieben, sondern auch am Empfänger ausgenutzt. So konnte ein Datenstrom mit einer Rohdatenrate von 4,1 Tbit/s über eine Distanz von 75 km übertragen werden, indem ein Paar von QD-MLLD mit ähnlichen freien Spektralbereichen verwendet wurde – ein Bauteil zur Erzeugung der optischen Träger am WDM-Sender und ein weiteres Bauteil zur Bereitstellung der erforderlichen LO-Töne für den kohärenten WDM-Empfang. Kapitel 6 beschreibt WDM-Datenübertragungsexperimente mit Hilfe von Kerr-Kamm-Generatoren. Dazu werden sog. dissipative Kerr-Solitonen (engl. dissipative Kerr solitons, DKS) in integriert-optischen Mikroresonatoren genutzt, die wegen zur Erzeugung einer streng periodischen Folge ultra-kurzer optischer Impulsen im Zeitbereich und damit zu einem breitbandigen, für WDM-Systeme sehr gut geeigneten Frequenzkamm führen. Mit diesen DKS-Kämmen wird ein Datenstrom mit einer Rohdatenrate von 55,0 Tbit/s über eine 75 km lange Faser übertragen. Zum Zeitpunkt der Veröffentlichung war dies die höchste Datenrate, welche mit einer chip-basierten Frequenzkammquelle erreicht wurde. Das Ergebnis zeigt das Potenzial der Kammquellen für WDM-Übertragung. Darüber hinaus wird der kohärente Empfang von 93 WDM-Kanälen mit einer Datenrate von 37,2 Tbit/s unter Verwendung eines DKS-Kamms als Multiwellenlängen-LO demonstriert; die Übertragung erfolgt über eine 75 km lange Faser. Diese Arbeiten wurde in der international renommierten wissenschaftlichen Zeitschrift Nature publiziert. Kapitel 7 fasst die Arbeit zusammen und gibt einen Ausblick auf die Anwendung der diskutierten Kammgeneratoren in zukünftigen WDM-Systemen