All-digital self-adaptive PVTA variation aware clock generation system for DFS

An all-digital self-adaptive clock generation system capable of adapt the clock frequency to compensate the effects of PVTA variations on the IC propagation delay and satisfy an externally set propagation length condition is presented. The design uses time-to-digital converters (TDCs) to measure the propagation length and a variable length ring oscillator (VLRO) to synthesize the clock signal. The VLRO naturally adapts its frequency to the PVTA variations suffered by its logic gates while the TDCs are used to track these variations across the chip and modify the VLRO length in order to adapt the clock frequency to them. The system measurements, for a 45nm FPGA, show that it adapts the VLRO length, and therefore the clock frequency, to satisfy the propagation length condition. Measurements also prove the system capabilities to act as a dynamic frequency scaling clock source since the propagation length condition value act as a frequency selection input and a strong linear relation between the input value and the resultant clock period is present.Peer ReviewedPostprint (author’s final draft

Sensor de performance para células de memória CMOS

Vivemos hoje em dia tempos em que quase tudo tem um pequeno componente eletrónico e por sua vez esse componente precisa de uma memória para guardar as suas instruções. Dentro dos vários tipos de memórias, as Complementary Metal Oxide Semiconductor (CMOS) são as que mais utilização têm nos circuitos integrados e, com o avançar da tecnologia a ficar cada vez com uma escala mais reduzida, faz com que os problemas de performance e fiabilidade sejam uma constante. Efeitos como o BTI (Bias Thermal Instability), TDDB (Time Dependent Dielectric Breakdown), HCI (Hot Carrier Injection), EM (Electromigration), ao longo do tempo vão deteriorando os parâmetros físicos dos transístores de efeito de campo (MOSFET), mudando as suas propriedades elétricas. Associado ao efeito de BTI podemos ter o efeito PBTI (Positive BTI), que afeta mais os transístores NMOS, e o efeito NBTI (Negative BTI), que afeta mais os transístores PMOS. Se para nanotecnologias até 32 nanómetros o efeito NBTI é dominante, para tecnologias mais baixas os 2 efeitos são igualmente importantes. Porém, existem ainda outras variações no desempenho que podem colocar em causa o bom funcionamento dos circuitos, como as variações de processo (P), tensão (V) e temperatura (T), ou considerando todas estas variações, e de uma forma genérica, PVTA (Process, Voltage, Temperature and Aging). Tendo como base as células de memória de acesso aleatório (RAM, Random Access Memory), em particular as memórias estáticas (SRAM, Static Random Access Memory) e dinâmicas (DRAM, Dynamic Random Access Memory) que possuem tempos de leitura e escrita precisos, estas ficam bastante expostas ao envelhecimento dos seus componentes e, consecutivamente, acontece um decréscimo na sua performance, resultando em transições mais lentas, que por sua vez fará com que existam leituras e escritas mais lentas e poderão ocorrer erros nessas leituras e escritas . Para além destes fenómenos, temos também o facto de a margem de sinal ruido (SNM - Static Noise Margin) diminuir, fazendo com que a fiabilidade da memória seja colocada em causa. O envelhecimento das memórias CMOS traduz-se, portanto, na ocorrência de erros nas memórias ao longo do tempo, o que é indesejável, especialmente em sistemas críticos onde a ocorrência de um erro ou uma falha na memória pode significar por em risco sistemas de elevada importância e fundamentais (por exemplo, em sistemas de segurança, um erro pode desencadear um conjunto de ações não desejadas). Anteriormente já foram apresentadas algumas soluções para esta monitorização dos erros de uma memória, disponíveis na literatura, como é o caso do sensor de envelhecimento embebido no circuito OCAS (On-Chip Aging Sensor), que permite detetar envelhecimento numa SRAM provocado pelo envelhecimento por NBTI. Contudo este sensor demonstra algumas limitações, pois apenas se aplica a um conjunto de células SRAM conectadas a uma bit line, não sendo aplicado individualmente a outras células de memória como uma DRAM e não contemplando o efeito PBTI. Outra solução apresentada anteriormente é o Sensor de Envelhecimento para Células de Memória CMOS que demonstra alguma evolução em relação ao sensor OCAS. Contudo, ainda tem limitações, como é o caso de estar bastante dependente do sincronismo com a memória e não permitir qualquer tipo de calibração do sistema ao longo do seu funcionamento. O trabalho apresentado nesta dissertação resolve muitos dos problemas existentes nos trabalhos anteriores. Isto é, apresenta-se um sensor de performance para memórias capaz de reconhecer quando é que a memória pode estar na eminência de falhar, devido a fatores que afetam o desempenho da memória nas operações de escrita e leitura. Ou seja, sinaliza de forma preditiva as falhas. Este sensor está dividido em três grandes partes, como a seguir se descreve. O Transistion Detector é uma delas, que funciona como um “conversor” das transições na bit line da memória para o sensor, criando pulsos de duração proporcional à duração da transição na bit line, sendo que uma transição rápida resulta em pulsos curtos e uma transição lenta resulta em pulsos longos. Esta parte do circuito apresenta 2 tipos de configurações para o caso de ser aplicado numa SRAM, sendo que uma das configurações é para as memórias SRAM inicializadas a VDD, e a segunda configuração para memórias SRAM inicializadas a VDD/2. É também apresentada uma terceira configuração para o caso de o detetor ser aplicado numa DRAM. O funcionamento do detetor de transições está baseado num conjunto de inversores desequilibrados (ou seja, com capacidades de condução diferentes entre o transístor N e P no inversor), criando assim inversores do tipo N (com o transístor N mais condutivo que o P) e inversores do tipo P (com o transístor P mais condutivo que o N) que respondem de forma diferente às transições de 1 para 0 e vice-versa. Estas diferenças serão cruciais para a criação do pulso final que entrará no Pulse Detetor. Este segundo bloco do sensor é responsável por carregar um condensador com uma tensão proporcional ao tempo que a bit line levou a transitar. É nesta parte que se apresenta uma caraterística nova e importante, quando comparado com as soluções já existentes, que é a capacidade do sensor poder ser calibrado. Para isso, é utilizado um conjunto de transístores para carregar o condensador durante o impulso gerado no detetor de transições, que permitem aumentar ou diminuir a resistência de carga do condensador, ficando este com mais ou menos tensão (a tensão proporcional ao tempo da transição da bit line) a ser usada na Comparação seguinte. O terceiro grande bloco deste sensor é resumidamente um bloco comparador, que compara a tensão guardada no condensador com uma tensão de referência disponível no sensor e definida durante o projeto. Este comparador tem a função de identificar qual destas 2 tensões é a mais alta (a do condensador, que é proporcional ao tempo de transição da bit line, ou a tensão de referência) e fazer com a mesma seja “disparada” para VDD, sendo que a tensão mais baixa será colocada a VSS. Desta forma é sinalizado se a transição que está a ser avaliada deve ser considerada um erro ou não. Para controlar todo o processo, o sensor tem na sua base de funcionamento um controlador (uma máquina de estados finita composta por 3 estados). O primeiro estado do controlador é o estado de Reset, que faz com que todos os pontos do circuito estejam com as tenções necessárias ao início de funcionamento do mesmo. O segundo estado é o Sample, que fica a aguardar uma transição na bit line para ser validada pelo sensor e fazer com que o mesmo avance para o terceiro estado, que é o de Compare, onde ativa o comparador do sensor e coloca no exterior o resultado dessa comparação. Assim, se for detetado uma transição demasiado lenta na bit line, que é um sinal de erro, o mesmo será sinalizado para o exterior activando o sinal de saída. Caso o sensor não detete nenhum erro nas transições, o sinal de saída não é activado. O sensor tem a capacidade de funcionar em modo on-line, ou seja, não é preciso desligar o circuito de memória do seu funcionamento normal para poder ser testado. Para além disso, pode ainda ser utilizado internamente na memória, como sensor local (monitorizando as células reais de memória), ou externamente, como sensor global, caso seja colocado a monitorizar uma célula de memória fictícia.Within the several types of memories, the Complementary Metal Oxide Semiconductor (CMOS) are the most used in the integrated circuits and, as technology advances and becomes increasingly smaller in scale, it makes performance and reliability a constant problem. Effects such as BTI (Bias Thermal Instability), the positive (PBTI - Positive BTI) and the negative (NBTI - Negative BTI), TDDB (Time Dependent Dielectric Breakdown), HCI (Hot Carrier Injection), EM (Electromigration), etc., are aging effects that contribute to a cumulatively degradation of the transistors. Moreover, other parametric variations may also jeopardize the proper functioning of circuits and contribute to reduce circuits’ performance, such as process variations (P), power-supply voltage variations (V) and temperature variations (T), or considering all these variations, and in a generic way, PVTA (Process, Voltage, Temperature and Aging). The Sensor proposed in this paper aims to signalize these problems so that the user knows when the memory operation may be compromised. The sensor is made up of three important parts, the Transition Detector, the Pulse Detector and the Comparator, creating a sensor that converts bit line transition created in a memory operation (read or write) into a pulse and a voltage, that can be compared with a reference voltage available in the sensor. If the reference voltage is higher than the voltage proportional to the bit line transition time, the sensor output is not activated; but if the bit line transition time is high enough to generate a voltage higher than the reference voltage in the sensor, the sensor output signalizes a predictive error, denoting that the memory performance is in a critical state that may lead to an error if corrective measures are not taken. One important feature in this sensor topology is that it can be calibrated during operation, by controlling sensor’s sensibility to the bit line transition. Another important feature is that it can be applied locally, to monitor the online operation of the memory, or globally, by monitoring a dummy memory in pre-defined conditions. Moreover, it can be applied to SRAM or DRAM, being the first online sensor available for DRAM memories

Optimização dinâmica da tensão de alimentação e da frequência de operação em sistemas electrónicos digitais

À medida que a tecnologia de circuitos integrados CMOS é exposta à miniaturização, surgem diversos problemas no que diz respeito à fiabilidade e performance. Efeitos tais como o BTI (Bias Thermal Instability), TDDB (Time Dependent Dielectric Breakdown), HCI (Hot Carrier Injection), EM (Electromigration) degradam os parâmetros físicos dos transístores CMOS e por sua vez alteram as propriedades eléctricas dos mesmos ao longo do tempo. Esta deterioração é chamada de envelhecimento e estes efeitos são cumulativos e têm um grande impacto na performance do circuito, especialmente se ocorrerem outras variações paramétricas, como as variações de processo, temperatura e tensão de alimentação. Estas variações são conhecidas por variações PVTA (variações no Processo de Fabricação do circuito integrado [P], na Tensão de Alimentação [V], na Temperatura [T] e variações provocadas pelo Envelhecimento dos circuitos [A]) e podem desencadear erros de sincronismo durante a vida do produto (circuito integrado digital). O trabalho apresentado nesta dissertação tem por objectivo primordial o desenvolvimento de um sistema que optimize a operação ao longo da vida de circuitos integrados digitais síncronos de forma dinâmica. Este sistema permite que os circuitos sejam optimizados de acordo com as suas necessidades: (i) Diminuir a dissipação de potência, por reduzir a tensão de alimentação para o valor mais baixo que garante a operação sem erros; ou (ii) Aumentar o desempenho/performance, por aumentar a frequência de operação até ao limite máximo no qual não ocorrem erros. A optimização dinâmica da operação ao longo da vida de circuitos integrados digitais síncronos é alcançada através de um controlador, um bloco de sensores globais e por vários sensores locais localizados em determinados flip-flops do circuito. A nova solução tem como objectivo utilizar os dois tipos de sensores atrás mencionados, globais e locais, para possibilitar a previsão de erros de performance de uma forma mais eficaz, que possibilite a activação de mecanismos que impeçam a ocorrência de erros durante o tempo de vida útil de um circuito, e dessa forma permitindo optimizar constantemente o seu funcionamento. Assim é exequível desenvolver circuitos que operem no limite das suas capacidades temporais, sem falhas, e com a utilização de margens de erro pequenas para admitir as variações de performance provocadas por variações no processo de fabrico, na tensão de alimentação, na temperatura ou o envelhecimento. Foi também desenvolvido um sistema de controlo que permite, depois da detecção de um potencial erro, desencadear um processo para diminuir a frequência do sinal de relógio do sistema, ou aumentar a tensão de alimentação, evitando que o erro ocorra. Apesar de existirem outras técnicas de controlo dinâmico da operação de circuitos integrados tais como DVS (Dynamic Voltage Scaling), de DFS (Dynamic Frequency Scaling), ou ambas (DVFS – Dynamic Voltage and Frequency Scaling), estas técnicas ou são de muito complexa implementação, ou apresentam margens de segurança elevadas, levando a soluções em que a operação do circuito não está optimizada. A solução desenvolvida neste trabalho, em que se utilizam sensores preditivos locais e globais os quais são sensíveis ao envelhecimento a longo prazo ocorrido nos circuitos, constitui uma novidade no estado da técnica relativamente ao controlo de sistemas de DVS e/ou DFS. Outro aspecto importante é que neste trabalho desenvolveu-se um método de ajuste da tensão de alimentação ou da frequência, o qual é sensível ao envelhecimento a longo prazo dos circuitos, utilizando sensores locais e globais. O controlador permite a optimização da performance dos circuitos através do aumento da frequência de operação até ao limite máximo que ainda evita a ocorrência de erros e a optimização de consumo de energia através da redução da tensão de alimentação (VDD) para o valor mínimo que ainda previne a ocorrência de erros. Através de uma análise de previsão de envelhecimento, são identificados os caminhos críticos, bem como os caminhos que envelhecem mais rápido e que se tornarão críticos com o envelhecimento do circuito. Uma vez identificados os caminhos críticos, irão ser inserido os sensores locais através da substituição dos flip-flops que terminam os caminhos críticos identificados por novos flip-flops que incluem sensores de performance e de envelhecimento. É de referenciar que estes sensores são preditivos, ou seja, que sinalizam precocemente os erros de performance, antes de eles ocorrerem nos flip-flops que capturam os caminhos críticos. A arquitectura dos sensores propostos é tal que as variações PVTA que ocorrem sobre eles fazem aumentar a sua capacidade de prever o erro, ou seja, os sensores vão-se adaptando ao longo da sua vida útil para aumentarem a sua sensibilidade. Os sensores locais têm como função realizar a calibração dos sensores globais, bem como realizar a monitorização constante dos atrasos nos caminhos mais longos do circuito, sempre que estes são activados. A função dos sensores globais é a realização da monitorização periódica ou quando solicitado dos atrasos no circuito digital. Ambos os tipos de sensores, os sensores globais como os locais podem desencadear ajustes na frequência ou na tensão de alimentação. Os sensores globais são compostos por uma unidade de controlo do sensor global, que recebe ordens do controlador do sistema para iniciar a análise ao desempenho do circuito e gera os sinais de controlo para a operação de análise global do desempenho e por duas cadeias de portas (uma com portas NOR e outra com portas NAND), com tempos de propagação superiores aos caminhos críticos que se esperam vir a ter no circuito durante a sua vida útil. Ambos os caminhos irão, presumivelmente, envelhecer mais que os caminhos críticos do circuito quando sujeitos ao efeito BTI (que influencia fortemente a degradação do Vth dos transístores [NBTI/NORs e PBTI/NANDs]). Ao longo das duas cadeias, diversos sinais à saída de algumas portas NOR e NAND são ligados a células de sensores globais, criando diversos caminhos fictícios com diferentes tempos de propagação. As saídas dos sensores das duas cadeias formam duas saídas de dados do sensor global. A fim de se alcançar a optimização do desempenho do circuito, são realizados testes de calibração dos sensores, onde são estimulados alguns caminhos críticos no circuito (através de um teste determinístico) e, simultaneamente é realizada a análise do desempenho pela unidade de sensores globais. Este procedimento, permite definir o limite máximo (mínimo) para frequência (tensão de alimentação) sem que os sensores locais sejam sinalizados. Esta informação da frequência (tensão) é guardada num registo do controlador (registo V/F) e corresponde à frequência (tensão) normal de funcionamento. Este teste também permite determinar quais os caminhos fictícios nas duas cadeias que apresentam tempos de propagação semelhantes aos caminhos críticos do circuito. Esta informação também é guardada em dois registos no controlador do sistema (registos GSOsafe), que indicam o estado das saídas dos controladores globais para a operação optimizada do circuito. Durante a vida útil do circuito, o controlador do sistema de optimização procede ao ajuste automático da frequência (ou da tensão de alimentação) do circuito, caso o controlador dos sensores globais detecte uma alteração em relação à operação correcta em memória, alterando o conteúdo do registo que guarda a frequência (tensão) de trabalho. Se por ventura ocorrer a sinalização de um sensor local e não existir nenhuma sinalização para alteração do desempenho pelos sensores globais, quer dizer que o circuito pode ter envelhecido mais que os caminhos fictícios dos sensores globais, pelo que a frequência (tensão de alimentação) de funcionamento deve ser alterada, mas também deve existir uma actualização nos registos que guardam a saída correcta dos sensores globais. É de salientar que, se os caminhos fictícios envelhecem mais do que o circuito, as margens de segurança (time slack) existentes vão sendo aumentadas ao longo da vida do circuito, tratando-se de uma segurança positiva. Mas, se existir a possibilidade do envelhecimento ser maior nos caminhos do circuito, a existência dos sensores locais a monitorizar a todo o tempo o desempenho do circuito, garantem que o sistema pode aprender com as sinalizações e adaptar-se às novas condições de operação ao longo da vida útil do circuito. Enquanto a monitorização efectuada pelo bloco de sensores globais fornece uma avaliação grosseira do estado de funcionamento do circuito, a monitorização efectuada pelos sensores locais, quando activados, fornece uma avaliação fina sobre qual a performance do circuito para que não ocorram erros funcionais. As novidades apresentadas neste trabalho são no mecanismo de controlo que permite a optimização dinâmica da tensão ou da frequência, e na arquitectura e funcionamento do sensor global a inserir no circuito. No que diz respeito ao mecanismo de controlo do sistema de optimização dinâmica, as novidades são: (i) na utilização conjunta de sensores locais e globais para garantir níveis de optimização elevados, (ii) na utilização de sensores preditivos (globais e locais) que previnem os erros de ocorrerem e (iii) na utilização de sensores sensíveis ao envelhecimento do circuito ao longo da sua vida útil. Em relação ao sensor global para monitorização de variações PVTA a novidade consiste (iv), na apresentação de sensores para a degradação nos transístores PMOS e de sensores para a degradação nos transístores NMOS. Este método de optimização e as topologias apresentadas podem ser desenvolvidas e utilizadas com outros tipos de flip-flops, ou empregando outros tipos de sensores, ou outros caminhos fictícios nos sensores globais, sem prejuízo do método global de optimização que conjuga os dois tipos de sensores, globais e locais, para optimizar a tensão de alimentação e a frequência de operação. É proposta uma nova arquitectura para um flip-flop com correcção de erros de atraso (DFC-FF / AEPDFC-FF) com e sem previsão de erros adaptativa para realizar a correcção/monitorização e correcção on-line da perda de performance a longo prazo de sistemas digitais CMOS, independentemente da sua causa. O DFC-FF integra um FF do tipo TG-MSFF (Transmission Gate Master Slave Flip-Flop) e um sensor de correcção de erros (CES) dos quais são apresentados duas propostas. O AEPDFC-FF é composto por DFC-FF e um sensor de envelhecimento. A variabilidade tornou-se na principal causa de falha dos circuitos digitais quando a tecnologia evoluiu para as escalas nanométricas. As reduzidas dimensões físicas dos novos transístores e o aumento na complexidade dos circuitos integrados tornou os novos circuitos mais susceptíveis a variações no processo de fabrico, nas condições de operação e operacionais, tendo como consequência o fabrico de dispositivos mais frágeis, com maior probabilidade de falharem nos primeiros meses de vida, e com tempos de vida útil esperados inferiores aos das tecnologias anteriores. Face a outras propostas, uma das principais vantagens do DFC-FF é que a a perda de performance do próprio sensor melhora a sua capacidade de correcção de erros. Os efeitos do envelhecimento, do aumento de temperatura e da diminuição na tensão de alimentação (VTA), aumentam a janela de correcção, permitindo que o DFC-FF possa estar sempre ligado sem comprometer o seu funcionamento. O conceito, estudado e desenvolvido em tecnologia de 65nm, pode ser transportado posteriormente para nanotecnologias mais recentes, usando MOSFETs de menor dimensão, uma vez que a arquitectura do sensor é transversal a toda a tecnologia CMOS.Universidade do Algarve, Instituto Superior de Engenhari

Sensor de envelhecimento para células de memória CMOS

Dissertação de Mestrado, Engenharia e Tecnologia, Instituto Superior de Engenharia, Universidade do Algarve, 2016As memórias Complementary Metal Oxide Semiconductor (CMOS) ocupam uma percentagem de área significativa nos circuitos integrados e, com o desenvolvimento de tecnologias de fabrico a uma escala cada vez mais reduzida, surgem problemas de performance e de fiabilidade. Efeitos como o BTI (Bias Thermal Instability), TDDB (Time Dependent Dielectric Breakdown), HCI (Hot Carrier Injection), EM (Electromigration), degradam os parâmetros físicos dos transístores de efeito de campo (MOSFET), alterando as suas propriedades elétricas ao longo do tempo. O efeito BTI pode ser subdividido em NBTI (Negative BTI) e PBTI (Positive BTI). O efeito NBTI é dominante no processo de degradação e envelhecimento dos transístores CMOS, afetando os transístores PMOS, enquanto o efeito PBTI assume especial relevância na degradação dos transístores NMOS. A degradação provocada por estes efeitos, manifesta-se nos transístores através do incremento do módulo da tensão de limiar de condução |ℎ| ao longo do tempo. A degradação dos transístores é designada por envelhecimento, sendo estes efeitos cumulativos e possuindo um grande impacto na performance do circuito, em particular se ocorrerem outras variações paramétricas. Outras variações paramétricas adicionais que podem ocorrer são as variações de processo (P), tensão (V) e temperatura (T), ou considerando todas estas variações, e de uma forma genérica, PVTA (Process, Voltage, Temperature and Aging). As células de memória de acesso aleatório (RAM, Random Access Memory), em particular as memórias estáticas (SRAM, Static Random Access Memory) e dinâmicas (DRAM, Dynamic Random Access Memory), possuem tempos de leitura e escrita precisos. Quando ao longo do tempo ocorre o envelhecimento das células de memória, devido à degradação das propriedades dos transístores MOSFET, ocorre também uma degradação da performance das células de memória. A degradação de performance é, portanto, resultado das transições lentas que ocorrem, devido ao envelhecimento dos transístores MOSFET que comutam mais tarde, comparativamente a transístores novos. A degradação de performance nas memórias devido às transições lentas pode traduzir-se em leituras e escritas mais lentas, bem como em alterações na capacidade de armazenamento da memória. Esta propriedade pode ser expressa através da margem de sinal ruído (SNM). O SNM é reduzido com o envelhecimento dos transístores MOSFET e, quando o valor do SNM é baixo, a célula perde a sua capacidade de armazenamento, tornando-se mais vulnerável a fontes de ruído. O SNM é, portanto, um valor que permite efetuar a aferição (benchmarking) e comparar as características da memória perante o envelhecimento ou outras variações paramétricas que possam ocorrer. O envelhecimento das memórias CMOS traduz-se portanto na ocorrência de erros nas memórias ao longo do tempo, o que é indesejável especialmente em sistemas críticos. O trabalho apresentado nesta dissertação tem como objetivo o desenvolvimento de um sensor de envelhecimento e performance para memórias CMOS, detetando e sinalizando para o exterior o envelhecimento em células de memória SRAM devido à constante monitorização da sua performance. O sensor de envelhecimento e performance é ligado na bit line da célula de memória e monitoriza ativamente as operações de leitura e escrita decorrentes da operação da memória. O sensor de envelhecimento é composto por dois blocos: um detetor de transições e um detetor de pulsos. O detetor de transições é constituído por oito inversores e uma porta lógica XOR realizada com portas de passagem. Os inversores possuem diferentes relações nos tamanhos dos transístores P/N, permitindo tempos de comutação em diferentes valores de tensão. Assim, quando os inversores com tensões de comutações diferentes são estimulados pelo mesmo sinal de entrada e são ligados a uma porta XOR, permitem gerar na saída um impulso sempre que existe uma comutação na bit line. O impulso terá, portanto, uma duração proporcional ao tempo de comutação do sinal de entrada, que neste caso particular são as operações de leitura e escrita da memória. Quando o envelhecimento ocorre e as transições se tornam mais lentas, os pulsos possuem uma duração superior face aos pulsos gerados numa SRAM nova. Os pulsos gerados seguem para um elemento de atraso (delay element) que provoca um atraso aos pulsos, invertendo-os de seguida, e garantindo que a duração dos pulsos é suficiente para que exista uma deteção. O impulso gerado é ligado ao bloco seguinte que compõe o sensor de envelhecimento e performance, sendo um circuito detetor de pulso. O detetor de pulso implementa um NOR CMOS, controlado por um sinal de relógio (clock) e pelos pulsos invertidos. Quando os dois sinais de input do NOR são ‘0’ o output resultante será ‘1’, criando desta forma uma janela de deteção. O sensor de envelhecimento será ajustado em cada implementação, de forma a que numa célula de memória nova os pulsos invertidos se encontrem alinhados temporalmente com os pulsos de relógio. Este ajuste é feito durante a fase de projeto, em função da frequência de operação requerida para a célula, quer pelo dimensionamento do delay element (ajustando o seu atraso), quer pela definição do período do sinal de relógio. À medida que o envelhecimento dos circuitos ocorre e as comutações nos transístores se tornam mais lentas, a duração dos pulsos aumenta e consequentemente entram na janela de deteção, originando uma sinalização na saída do sensor. Assim, caso ocorram operações de leitura e escrita instáveis, ou seja, que apresentem tempos de execução acima do expectável ou que os seus níveis lógicos estejam degradados, o sensor de envelhecimento e performance devolve para o exterior ‘1’, sinalizando um desempenho crítico para a operação realizada, caso contrário a saída será ‘0’, indicando que não é verificado nenhum erro no desempenho das operações de escrita e leitura. Os transístores do sensor de envelhecimento e performance são dimensionados de acordo com a implementação; por exemplo, os modelos dos transístores selecionados, tensões de alimentação, ou número de células de memória conectadas na bit line, influenciam o dimensionamento prévio do sensor, já que tanto a performance da memória como o desempenho do sensor dependem das condições de operação. Outras soluções previamente propostas e disponíveis na literatura, nomeadamente o sensor de envelhecimento embebido no circuito OCAS (On-Chip Aging Sensor), permitem detetar envelhecimento numa SRAM devido ao envelhecimento por NBTI. Porém esta solução OCAS apenas se aplica a um conjunto de células SRAM conectadas a uma bit line, não sendo aplicado individualmente a outras células de memória como uma DRAM e não contemplando o efeito PBTI. Uma outra solução já existente, o sensor Scout flip-flop utilizado para aplicações ASIC (Application Specific Integrated Circuit) em circuitos digitais síncronos, atua também como um sensor de performance local e responde de forma preditiva na monitorização de faltas por atraso, utilizando por base janelas de deteção. Esta solução não foi projetada para a monitorização de operações de leitura e escrita em memórias SRAM e DRAM. No entanto, pela sua forma de atuar, esta solução aproxima-se mais da solução proposta neste trabalho, uma vez que o seu funcionamento se baseia em sinalização de sinais atrasados. Nesta dissertação, o recurso a simulações SPICE (Simulation Program with Integrated Circuit Emphasis) permite validar e testar o sensor de envelhecimento e performance. O caso de estudo utilizado para aplicar o sensor é uma memória CMOS, SRAM, composta por 6 transístores, juntamente com os seus circuitos periféricos, nomeadamente o amplificador sensor e o circuito de pré-carga e equalização, desenvolvidos em tecnologia CMOS de 65nm e 22nm, com recurso aos modelos de MOSFET ”Berkeley Predictive Technology Models (PTM)”. O sensor é devolvido e testado em 65nm e em 22nm com os modelos PTM, permitindo caracterizar o sensor de envelhecimento e performance desenvolvido, avaliando também de que forma o envelhecimento degrada as operações de leitura e escrita da SRAM, bem como a sua capacidade de armazenamento e robustez face ao ruído. Por fim, as simulações apresentadas provam que o sensor de envelhecimento e performance desenvolvido nesta tese de mestrado permite monitorizar com sucesso a performance e o envelhecimento de circuitos de memória SRAM, ultrapassando os desafios existentes nas anteriores soluções disponíveis para envelhecimento de memórias. Verificou-se que na presença de um envelhecimento que provoque uma degradação igual ou superior a 10%, o sensor de envelhecimento e performance deteta eficazmente a degradação na performance, sinalizando os erros. A sua utilização em memórias DRAM, embora possível, não foi testada nesta dissertação, ficando reservada para trabalho futuro

Monitor amb control strategies to reduce the impact of process variations in digital circuits

As CMOS technology scales down, Process, Voltage, Temperature and Ageing (PVTA) variations have an increasing impact on the performance and power consumption of electronic devices. These issues may hold back the continuous improvement of these devices in the near future. There are several ways to face the variability problem: to increase the operating margins of maximum clock frequency, the implementation of lithographic friendly layout styles, and the last one and the focus of this thesis, to adapt the circuit to its actual manufacturing and environment conditions by tuning some of the adjustable parameters once the circuit has been manufactured. The main challenge of this thesis is to develop a low-area variability compensation mechanism to automatically mitigate PVTA variations in run-time, i.e. while integrated circuit is running. This implies the development of a sensor to obtain the most accurate picture of variability, and the implementation of a control block to knob some of the electrical parameters of the circuit.A mesura que la tecnologia CMOS escala, les variacions de Procés, Voltatge, Temperatura i Envelliment (PVTA) tenen un impacte creixent en el rendiment i el consum de potència dels dispositius electrònics. Aquesta problemàtica podria arribar a frenar la millora contínua d'aquests dispositius en un futur proper. Hi ha diverses maneres d'afrontar el problema de la variabilitat: relaxar el marge de la freqüència màxima d'operació, implementar dissenys físics de xips més fàcils de litografiar, i per últim i com a tema principal d'aquesta tesi, adaptar el xip a les condicions de fabricació i d'entorn mitjançant la modificació d'algun dels seus paràmetres ajustables una vegada el circuit ja ha estat fabricat. El principal repte d'aquesta tesi és desenvolupar un mecanisme de compensació de variabilitat per tal de mitigar les variacions PVTA de manera automàtica en temps d'execució, és a dir, mentre el xip està funcionant. Això implica el desenvolupament d'un sensor capaç de mesurar la variabilitat de la manera més acurada possible, i la implementació d'un bloc de control que permeti l'ajust d'alguns dels paràmetres elèctrics dels circuits

Revamping Timing Error Resilience to Tackle Choke Points at NTC

The growing market of portable devices and smart wearables has contributed to innovation and development of systems with longer battery-life. While Near Threshold Computing (NTC) systems address the need for longer battery-life, they have certain limitations. NTC systems are prone to be significantly affected by variations in the fabrication process, commonly called process variation (PV). This dissertation explores an intriguing effect of PV, called choke points. Choke points are especially important due to their multifarious influence on the functional correctness of an NTC system. This work shows why novel research is required in this direction and proposes two techniques to resolve the problems created by choke points, while maintaining the reduced power needs

Revamping Timing Error Resilience to Tackle Choke Points at NTC

The growing market of portable devices and smart wearables has contributed to innovation and development of systems with longer battery-life. While Near Threshold Computing (NTC) systems address the need for longer battery-life, they have certain limitations. NTC systems are prone to be significantly affected by variations in the fabrication process, commonly called process variation (PV). This dissertation explores an intriguing effect of PV, called choke points. Choke points are especially important due to their multifarious influence on the functional correctness of an NTC system. This work shows why novel research is required in this direction and proposes two techniques to resolve the problems created by choke points, while maintaining the reduced power needs

Influence of social stress on the rewarding effects of cocaine

Les relacions socials són un procés crucial en el desenvolupament de l’ésser humà, i en altres espècies socials que viuen en jerarquies socials complexes. L’entorn i l’ambient en el qual es desenvolupa un individu és fonamental, ja que tindrà un gran impacte sobre el seu benestar, el manteniment de la salut i la seua supervivència (Kessler i cols., 2010). La resposta a l'estrés és un factor clau en el manteniment de l'homeòstasi i la salut de l'individu. Aquesta dependrà de la interacció amb l’entorn i l’activitat de certs sistemes regulatoris de l’organisme, com són el sistema nerviós simpàtic i l’eix hipotàlem-hipofisari-adrenal (HPA) (Stratakis i Chrousos, 1995). Diferents tipus d'estrés (psicològic o físic) poden provocar patrons de comportament i respostes fisiològiques qualitativament diferents. En els últims anys, s'han començat a realitzar estudis centrats en la comprensió del fenomen de l'estrés psicològic o social, així com de les seves conseqüències (per exemple, Miczek i cols., 2008; Rodríguez-Arias i cols., 2013). Avui dia, totes les persones experimentem estrés social diàriament en els diferents entorns per on ens movem, produint conseqüències psicològiques i comportamentals negatives, tant immediates com a llarg termini. Podem destacar l’estrés entre els principals factors de risc implicats en el consum de substàncies. Aquest, no només té un paper fonamental en la recaiguda al consum de les drogues (Koob, 2010; Koob i Volkow, 2010), sinó que també, a l'inici, l'escalada i al manteniment del patró de consum (Sinha, 2008; Koob, 2010; Logrip i cols. , 2011; Sinha i cols., 2011; Logrip et al., 2012; Rodríguez-Arias i cols., 2013). Donada l'estreta relació entre els sistemes cerebrals implicats en l'addicció i l'estrés, els estressors ambientals poden provocar canvis a llarg termini en la funcionalitat del sistema cerebral de recompensa, afavorint fenòmens com el de la recaiguda. L’activació del sistema d’estrés sembla un element crucial en l’estat emocional negatiu produït per la dependència i pot conduir a la cerca de la substància a través del reforç negatiu (Koob, 2010). Destacar l'alta prevalença del consum de cocaïna arreu del món, sent la segona droga il•legal més consumida a Europa després del cànnabis, i el psicoestimulant més consumit, tant és així que suposa un problema de salut dins l'àmbit de les drogodependències amb greus conseqüències socials i econòmiques (EMCDDA., 2016). Es tracta d'un problema que no només afecta als drogodependents, sinó al seu entorn tant familiar com social. El coneixement de les bases neurobiològiques de l'addicció permet millorar les estratègies de prevenció i tractament. En canvi, raons ètiques impedeixen dur a terme molts d'aquests estudis en éssers humans. Per tant, és important utilitzar models animals, els quals ens permeten un major grau de control experimental. Els estudis sobre estrés en models animals avaluen les conseqüències neurobiològiques i fisiològiques a curt o mitjà termini, i pocs d'ells es centren en les conseqüències a llarg termini, així com en la influència d’aquestes neuroadaptacions en el posterior consum de drogues (Burke i Miczek, 2014). Els estressors emocionals i socials són els principals activadors de la resposta d'estrés en els éssers humans, la qual cosa explica la importància translacional d’investigar aquests aspectes en animals. En els procediments amb animals, l'estrés per derrota social és un model naturalista que implica un encontre agonístic entre congèneres, el qual representa un factor d'estrés de validesa ecològica i etològica en ratolins (Tornatzky i Miczek, 1993). En rosegadors, després d'haver sigut vençuts (amb aquest paradigma d’estrés per derrota social), s’han observat canvis profunds a nivell fisiològic i de comportament (de Groot i cols., 1999; Lumley i cols., 1999; Keeney i cols., 2001; Griebel i cols., 2002; García-Pardo i cols., 2015). A més a més, s'ha demostrat en repetides ocasions, que l'exposició a diferents procediments de derrota social augmenta els efectes reforçants de diferents tipus de drogues psicoestimulants, com la cocaïna i l'amfetamina, utilitzant principalment el paradigma de l’autoadministració intravenosa (AA) (Miczek i cols., 2008; Neisewander i cols., 2012). La majoria dels estudis es centren en l'edat adulta, mentre que l'efecte de la derrota amb adolescents no està tant estudiada (Burke i cols., 2011). L'adolescència és un període de vulnerabilitat per al consum de drogues, com a conseqüència de la manca de maduració cerebral (Rodríguez-Arias i Aguilar, 2012). El consum de drogues i l'exposició a diferents condicions ambientals negatives són especialment nocives en aquesta etapa de la vida. Com s'ha comentat anteriorment, la majoria dels estudis que avaluen els efectes de l'estrés social sobre els efectes reforçants de la cocaïna han emprat el procediment de l’AA. Cal recordar que les claus ambientals són un factor a destacar tant en l’ús com en la recaiguda del consum. El paradigma destacat, i no menys important, per a mesurar el poder de les claus ambientals associades al reforç de les drogues és el condicionament de preferència de lloc (CPL) (Aguilar i cols., 2013). Aquest model ha sigut poc utilitzat en els estudis d’estrés social, raó per la qual serà un dels paradigmes centrals d’aquest treball (McLaughlin i cols., 2006). La AA junt amb el CPL són els models animals que millor representen el procés addictiu en animals, ja que podem mesurar la motivació conjuntament amb la rellevància de les claus ambientals. El principal objectiu d’aquesta tesi doctoral serà determinar la influència de l’estrés social (a curt i llarg termini) sobre els efectes gratificants de la cocaïna, i millorar el coneixement dels substrats neurobiològics d’aquests efectes. Per aquesta raó, el primer que es va estudiar fou l'efecte de l'estrés, utilitzant la derrota social aguda (DSA) sobre els efectes reforçants de la cocaïna utilitzant el procediment del CPL. També avaluarem si l'efecte de la DSA seria diferent si l’experiència de l’encontre agonístic es produïa durant l'adolescència o en l'edat adulta. A continuació, es van estudiar els efectes a llarg termini de l'experiència de l'estrés per derrota social repetida (DSR) durant l'adolescència sobre els efectes reforçants de la cocaïna, utilitzant els procediments de l’AA i el CPP. A més a més, també vam avaluar els efectes a llarg termini de la DSR en períodes d’edat distints. Un cop caracteritzats els efectes de la derrota social, DSA i DSR, sobre els efectes gratificants de la cocaïna, ens vam centrar en la detecció de factors de vulnerabilitat que podrien estar influint en aquests efectes. En un estudi realitzat a la Universitat de Tufts (EE.UU), es va determinar la influència d'un tret de la personalitat, com és la impulsivitat. Aquest estudi es va realitzar al Departament de Psicologia durant el període de 6 mesos, en una estada d’investigació, en el prestigiós laboratori dirigit pel professor K. A. Miczek. A més, durant aquest període es va analitzar la influència del factor alliberador de corticotropina (CRF) en la resposta a l'estrés i la seva influència en la cerca de la cocaïna després d'un període d'abstinència forçada. Seguidament, en un altre estudi es van avaluar les diferències genètiques en la conducta agressiva, i com l'experiència podia modificar la resposta agonística, en funció de la soca dels ratolins. En l'etapa final d'aquest treball, vam tractar de desvetllar alguns dels possibles mecanismes subjacents als efectes de la derrota social sobre la recompensa de la cocaïna. En primer lloc, es va determinar la rellevància de la neurotransmissió dopaminèrgica (DA) en els efectes a llarg termini de la DSR, sobre la inducció dels efectes reforçants de la cocaïna. Utilitzarem eines farmacològiques, així com l’anàlisi dels nivells dels receptors D1R i D2R, en l'escorça cerebral i l'hipocamp. Una vegada determinants els seus nivells, en un segon estudi, ens vam focalitzar en com la DSR modifica el control sobre la via DA. Per aquesta raó, es van avaluar factors dopaminèrgics de transcripció com el Nurr i el Pitx3, i la importància del factor neurotròfic derivat del cervell (BDNF), els quals poden modificar la funció de les neurones de DA. Tot seguit, i com a segon mecanisme, vam tractar d'ampliar el coneixement sobre la implicació dels canvis epigenètics que la derrota social indueix, i com aquests es relacionen amb l’increment de la recompensa a la cocaïna. Després de mesurar els canvis que la RSD va induir en l'acetilació d'histones, es van analitzar els efectes dels inhibidors dels enzims HDAC i HAT, els quals es van administrar abans de la RSD. En els últims anys, molts estudis han associat el procés neuroinflamatori amb la base dels trastorns mentals, com són la depressió o l'esquizofrènia. No obstant això, pocs coneixements es tenen sobre el procés neuroinflamatori en resposta a l'estrés. Com a estudi pioner en aquesta àrea d’investigació, es va avaluar com l'exposició durant l'adolescència a RSD altera la barrera hematoencefàlica (BBB), la qual es veu afectada per les respostes neuroinflamatòries. En general, els nostres resultats augmenten els coneixements dels efectes de la derrota social sobre els efectes reforçants de la cocaïna. Els efectes de l’estrés sobre el CPL induït per cocaïna varien depenent del procediment utilitzat (DSA o DSR) i de l'edat dels animals quan l’experimenten. No obstant això, la DSR incrementa els efectes gratificants de la cocaïna, independentment de les edats. Aquests efectes poden ser modulats per la genètica, la qual pot influir en la resposta a la derrota, i també pels trets de personalitat, com és el cas de la impulsivitat. Hem ampliat el coneixement sobre la funció de la neurotransmissió DA en els efectes reforçants de la cocaïna induïts per estrés. On els receptors D1R i D2R estan involucrats en aquests efectes, encara que el D1R té una implicació major. La derrota social també modifica els factors de transcripció que regulen l'expressió del gen de la DA, destacant l'adolescència com un període sensible. L’alteració de la neurotransmissió DA pot modular l'augment de l'expressió del BDNF via ERK/CREB, la qual al mateix temps pot produir canvis neoplàstics en àrees del cervell relacionades amb la recompensa. Tanmateix, els nostres resultats mostren per primera vegada en aquesta àrea que ratolins exposats a DSR en l'adolescència sofreixen canvis significatius en l'estructura de la BHE, la qual cosa indica que la derrota social augmenta la permeabilitat de la BHE, probablement mitjançant d'alteració en les proteïnes estructurals. Tot seguit, utilitzant el procediment de la DSR, vam posar de manifest per primera vegada que els canvis epigenètics induïts per l'estrés social s'associen amb un increment dels efectes gratificants dels psicoestimulants, restaurant al mateix temps el paradigma del CPL amb una dosi llindar de la cocaïna, la qual podria ser bloquejada per la inhibició de l’enzim HAT. Per concloure, els avanços en el coneixement dels substrats neurobiològics implicats en els resultats que l’estrés social indueix sobre els efectes gratificants de la cocaïna, poden contribuir al desenvolupament d'estratègies farmacològiques i conductuals per al tractament de l'addicció a les drogues.Social relations are crucial not only for human development, but also for other species that live according to social hierarchies. The environment in which individuals develop is critical due to its impact on wellness, health maintenance and survival (Kessler et al., 2010). Another key factor in maintaining human homeostasis and health is the stress response. This response depends on the interaction between the environment and the activity of some regulatory body systems, such as the sympathetic nervous system and the hypothalamic-pituitary-adrenal axis (HPA) (Stratakis and Chrousos 1995). Different types of stress (physical or psychological) can induce qualitatively varied behavioral patterns and physiological responses. In recent years, several studies have focused on the phenomenon of social and psychological stress and its consequences (i.e. Miczek et al., 2008; Rodríguez-Arias et al., 2013). Nowadays, people experience stress daily due to the social environments in which they operate, which has negative behavioral and psychological consequences, both immediate and long-term. Stress is one of the main risk factors involved in substance abuse and addiction. Addiction is a chronic multifactorial relapsing disorder resulting from an interaction of biological and environmental aspects (Ellenbroek et al., 2005; Enoch, 2006). Research has demonstrated that stress is a risk factor for the initiation, maintenance and escalation of drug consumption (Logrip et al., 2011; Sinha et al., 2011; Koob, 2012). There is a close association between brain systems involved in addiction and stress, as environmental stressors can cause long-term changes in the brain's rewarding system function, inducing phenomena such as relapse. Activation of the stress system seems to be crucial for the negative emotional state induced by dependence, which drives drug-seeking through negative reinforcement mechanisms (Koob, 2010). It is important to emphasize the high prevalence of cocaine consumption worldwide, as it is the second most consumed illegal drug in Europe, after cannabis. Cocaine use is a health problem with serious social and economic consequences (EMCDDA, 2015) affecting not only drug addicts, but also their families and social environment. Knowledge of the neurobiological basis of addiction allows prevention and treatment strategies to be improved. As ethical reasons rule out performing studies in human subjects, animal models are a vital tool for experimental research. To date, studies performed in animal models have focused on evaluating the immediate or short-term neurobiological and physiological consequences of stress. However, only a few works have studied the long-term consequences or the influence of these neuroadaptations in subsequent drug intake (e.g. Burke and Miczek, 2014). Social and emotional stressors are the main triggers of the stress response in humans, which explains the translational importance of this research in animals. In animal procedures, social defeat stress is a naturalistic model of stress that involves an agonistic encounter between conspecifics and is thought to represent a stressor of ecological and ethological validity in mice (Tornatzky and Miczek, 1993). Rodents expose to social defeat stress show physiological and behavioral changes (de Groot et al., 1999; Lumley et al., 1999; Keeney et al., 2001; Griebel et al., 2002; García-Pardo et al., 2015). Moreover, it has been repeatedly demonstrated that exposure to different procedures of social defeat increases the reinforcing effects of different types of psychostimulant drugs, including cocaine and amphetamine. Most studies have used the intravenous self-administration (SA) paradigm (Miczek et al., 2008; Neisewander et al., 2012), and almost all have employed only adult rodents, with few reports having addressed the issue in adolescents (e.g. Burke et al., 2011). Adolescence is a period of enhanced vulnerability to drug abuse because the brain has not yet matured (Rodríguez-Arias and Aguilar, 2012). Consumption of drugs of abuse and exposure to different negative environmental conditions are especially harmful at this stage of life. As commented on above, most of the studies that have evaluated the effects of social stress on cocaine reward have employed the SA procedure. Conditioned place preference (CPP) is the most widely used paradigm to measure the association between environmental cues and drug reinforcement (Aguilar et al., 2013). The SA and CPP models provide a complete evaluation of the rewarding effects of drug of abuse, as they allow us to measure the role of both motivation and environmental cues. CPP, on the other hand, has rarely been used in studies of social stress (McLaughlin et al., 2006). The principal aim of the experiments presented in this doctoral thesis was to characterize how social stress exposure modifies the rewarding effects of cocaine and to further our knowledge of the neurobiological substrates of these effects. To do this, we studied the effect of acute social defeat (ASD) stress on the rewarding effects of cocaine using the CPP procedure. We also evaluated if the effect of ASD differed when experienced during adolescence rather than in adulthood. In a second phase, we used the CPP and SA procedures to assess the long-lasting effects of repeated social defeat (RSD) stress during adolescence on the rewarding effects of cocaine. Again, we explored if these long-lasting effects differed when social stress was experienced in adolescence versus adulthood. Once we had characterized the effects of ASD and RSD on cocaine reward, we set out to detect the vulnerability factors affecting these effects. We determined the influence of a personality trait – impulsivity - in a study performed at the Department of Psychology of Tufts University (USA), during a 6-month stay in the prestigious laboratory directed by Professor K.A. Miczek. Furthermore, during my stay, we analyzed the role of corticotrophin releasing factor (CRF) in the response to stress and its influence on cocaine-seeking after a period of forced abstinence. In another study, we also evaluated genetic differences with respect to aggression, and how experience modifies the agonistic response depending on the strain of the mice used. In a final phase of the study, we aimed to unveil some of the mechanisms underlying the effects of social defeat on cocaine reward. Firstly, we determined the role of dopamine (DA) neurotransmission in the long-lasting effects of RSD on the rewarding effects of cocaine. We used pharmacological tools as well as measured D1R and D2R levels in the cortex and hippocampus. Once this role had been determined, we performed a further study to explore how social defeat modifies control of the DA pathway. To do this, we assessed DA transcription factors, such as Nurr and Pitx3, and the role of (brain-derived neurotrophic factor) BDNF, which can in turn modify the function of DA neurons. As a second putative mechanism, we explored the implication of the epigenetic changes induced by social defeat and how they are related to an increase in cocaine reward. After measuring alterations of histone acetylation provoked by RSD, we analyzed the effects of the histone acetyltransferase (HAT) and histone deacetylase (HDAC) inhibitors, administered before RSD, on cocaine-induced CPP. In the last few years, many reports have highlighted neuroinflammatory processes as constituting the basis of mental disorders such as depression or schizophrenia. However, little is known regarding the neuroinflammatory process in response to stress. As a first and pioneering study in this field, we evaluated how exposure to RSD during adolescence alters the blood-brain barrier (BBB), which is highly affected by the neuroinflammation response. Overall, our results expand our knowledge about the influence of social defeat on cocaine effects. The effects of social defeat stress on the CPP induced by cocaine vary depending on the social stress procedure used (ASD or RSD) and the age of the animals when it is experienced. However, RSD augments the rewarding effects of cocaine, independently of whether stress is suffered during adolescence or adulthood. These effects can be modulated by genetics, which modify the response to defeat and are influenced by personality traits such as impulsivity. We also throw new light on the role of DA neurotransmission in the effects of RSD on cocaine reward. Both D1R and D2R are involved in these effects, although D1R seems to be more implicated. Social defeat also modifies the transcription factors that regulate DA gene expression, thus highlighting adolescence as a more sensitive period. Alterations of DA neurotransmission could modulate the increased expression in BDNF via ERK/CREB or other pathways, which in turn would mediate neuroplastic changes in brain areas related to reward. In addition, our results show for the first time that adolescent mice exposed to RSD undergo significant changes in BBB structure, indicating that social defeat increases BBB permeability, probably through alterations in structural proteins. Furthermore, using the RSD paradigm, we show, also for the first time, that the epigenetic changes induced by social stress are associated with an increase in the rewarding and reinstating effects of a threshold dose of cocaine in the CPP paradigm that can be blocked by the inhibition of HAT enzyme. Advances in knowledge surrounding the neurobiological substrates implicated in the effects of social stress on the rewarding effects of cocaine are likely to contribute to the development of pharmacological and behavioral strategies for the treatment of drug addiction

Energy Efficient Hardware Design for Securing the Internet-of-Things

The Internet of Things (IoT) is a rapidly growing field that holds potential to transform our everyday lives by placing tiny devices and sensors everywhere. The ubiquity and scale of IoT devices require them to be extremely energy efficient. Given the physical exposure to malicious agents, security is a critical challenge within the constrained resources. This dissertation presents energy-efficient hardware designs for IoT security. First, this dissertation presents a lightweight Advanced Encryption Standard (AES) accelerator design. By analyzing the algorithm, a novel method to manipulate two internal steps to eliminate storage registers and replace flip-flops with latches to save area is discovered. The proposed AES accelerator achieves state-of-art area and energy efficiency. Second, the inflexibility and high Non-Recurring Engineering (NRE) costs of Application-Specific-Integrated-Circuits (ASICs) motivate a more flexible solution. This dissertation presents a reconfigurable cryptographic processor, called Recryptor, which achieves performance and energy improvements for a wide range of security algorithms across public key/secret key cryptography and hash functions. The proposed design employs circuit techniques in-memory and near-memory computing and is more resilient to power analysis attack. In addition, a simulator for in-memory computation is proposed. It is of high cost to design and evaluate new-architecture like in-memory computing in Register-transfer level (RTL). A C-based simulator is designed to enable fast design space exploration and large workload simulations. Elliptic curve arithmetic and Galois counter mode are evaluated in this work. Lastly, an error resilient register circuit, called iRazor, is designed to tolerate unpredictable variations in manufacturing process operating temperature and voltage of VLSI systems. When integrated into an ARM processor, this adaptive approach outperforms competing industrial techniques such as frequency binning and canary circuits in performance and energy.PHDElectrical EngineeringUniversity of Michigan, Horace H. Rackham School of Graduate Studieshttps://deepblue.lib.umich.edu/bitstream/2027.42/147546/1/zhyiqun_1.pd