Chaotic Oscillations in CMOS Integrated Circuits

Chaos is a purely mathematical term, describing a signal that is aperiodic and sensitive to initial conditions, but deterministic. Yet, engineers usually see it as an undesirable effect to be avoided in electronics. The first part of the dissertation deals with chaotic oscillation in complementary metal-oxide-semiconductor integrated circuits (CMOS ICs) as an effect behavior due to high power microwave or directed electromagnetic energy source. When the circuit is exposed to external electromagnetic sources, it has long been conjectured that spurious oscillation is generated in the circuits. In the first part of this work, we experimentally and numerically demonstrate that these spurious oscillations, or out-of-band oscillations are in fact chaotic oscillations. In the second part of the thesis, we exploit a CMOS chaotic oscillator in building a cryptographic source, a random number generator. We first demonstrate the presence of chaotic oscillation in standard CMOS circuits. At radio frequencies, ordinary digital circuits can show unexpected nonlinear responses. We evaluate a CMOS inverter coupled with electrostatic discharging (ESD) protection circuits, designed with 0.5 μm CMOS technology, for their chaotic oscillations. As the circuit is driven by a direct radio frequency injection, it exhibits a chaotic dynamics, when the input frequency is higher than the typical maximum operating frequency of the CMOS inverter. We observe an aperiodic signal, a broadband spectrum, and various bifurcations in the experimental results. We analytically discuss the nonlinear physical effects in the given circuit : ESD diode rectification, DC bias shift due to a non-quasi static regime operation of the ESD PN-junction diode, and a nonlinear resonant feedback current path. In order to predict these chaotic dynamics, we use a transistor-based model, and compare the model's performance with the experimental results. In order to verify the presence of chaotic oscillations mathematically, we build on an ordinary differential equation model with the circuit-related nonlinearities. We then calculate the largest Lyapunov exponents to verify the chaotic dynamics. The importance of this work lies in investigating chaotic dynamics of standard CMOS ICs that has long been conjectured. In doing so, we experimentally and numerically give evidences for the presence of chaotic oscillations. We then report on a random number generator design, in which randomness derives from a Boolean chaotic oscillator, designed and fabricated as an integrated circuit. The underlying physics of the chaotic dynamics in the Boolean chaotic oscillator is given by the Boolean delay equation. According to numerical analysis of the Boolean delay equation, a single node network generates chaotic oscillations when two delay inputs are incommensurate numbers and the transition time is fast. To test this hypothesis physically, a discrete Boolean chaotic oscillator is implemented. Using a CMOS 0.5 μm process, we design and fabricate a CMOS Boolean chaotic oscillator which consists of a core chaotic oscillator and a source follower buffer. Chaotic dynamics are verified using time and frequency domain analysis, and the largest Lyapunov exponents are calculated. The measured bit sequences do make a suitable randomness source, as determined via National Institute of Standards and Technology (NIST) standard statistical tests version 2.1

Symmetry in Chaotic Systems and Circuits

Symmetry can play an important role in the field of nonlinear systems and especially in the design of nonlinear circuits that produce chaos. Therefore, this Special Issue, titled “Symmetry in Chaotic Systems and Circuits”, presents the latest scientific advances in nonlinear chaotic systems and circuits that introduce various kinds of symmetries. Applications of chaotic systems and circuits with symmetries, or with a deliberate lack of symmetry, are also presented in this Special Issue. The volume contains 14 published papers from authors around the world. This reflects the high impact of this Special Issue

A Random Number Generator Using Ring Oscillators and SHA-256 as Post-Processing

Today, cryptographic security depends primarily on having strong keys and keeping them secret. The keys should be produced by a reliable and robust to external manipulations generators of random numbers. To hamper different attacks, the generators should be implemented in the same chip as a cryptographic system using random numbers. It forces a designer to create a random number generator purely digitally. Unfortunately, the obtained sequences are biased and do not pass many statistical tests. Therefore an output of the random number generator has to be subjected to a transformation called post-processing. In this paper the hash function SHA-256 as post-processing of bits produced by a combined random bit generator using jitter observed in ring oscillators (ROs) is proposed. All components – the random number generator and the SHA-256, are implemented in a single Field Programmable Gate Array (FPGA). We expect that the proposed solution, implemented in the same FPGA together with a cryptographic system, is more attack-resistant owing to many sources of randomness with significantly different nominal frequencies

On the Application of PSpice for Localised Cloud Security

The work reported in this thesis commenced with a review of methods for creating random binary sequences for encoding data locally by the client before storing in the Cloud. The first method reviewed investigated evolutionary computing software which generated noise-producing functions from natural noise, a highly-speculative novel idea since noise is stochastic. Nevertheless, a function was created which generated noise to seed chaos oscillators which produced random binary sequences and this research led to a circuit-based one-time pad key chaos encoder for encrypting data. Circuit-based delay chaos oscillators, initialised with sampled electronic noise, were simulated in a linear circuit simulator called PSpice. Many simulation problems were encountered because of the nonlinear nature of chaos but were solved by creating new simulation parts, tools and simulation paradigms. Simulation data from a range of chaos sources was exported and analysed using Lyapunov analysis and identified two sources which produced one-time pad sequences with maximum entropy. This led to an encoding system which generated unlimited, infinitely-long period, unique random one-time pad encryption keys for plaintext data length matching. The keys were studied for maximum entropy and passed a suite of stringent internationally-accepted statistical tests for randomness. A prototype containing two delay chaos sources initialised by electronic noise was produced on a double-sided printed circuit board and produced more than 200 Mbits of OTPs. According to Vladimir Kotelnikov in 1941 and Claude Shannon in 1945, one-time pad sequences are theoretically-perfect and unbreakable, provided specific rules are adhered to. Two other techniques for generating random binary sequences were researched; a new circuit element, memristance was incorporated in a Chua chaos oscillator, and a fractional-order Lorenz chaos system with order less than three. Quantum computing will present many problems to cryptographic system security when existing systems are upgraded in the near future. The only existing encoding system that will resist cryptanalysis by this system is the unconditionally-secure one-time pad encryption

Producing Random Bits with Delay-Line Based Ring Oscillators

One of the sources of randomness for a random bit generator (RBG) is jitter present in rectangular signals produced by ring oscillators (ROs). This paper presents a novel approach for the design of delays used in these oscillators. We suggest using delay elements made on carry4 primitives instead of series of inverters or latches considered in the literature. It enables the construction of many high frequency ring oscillators with different nominal frequencies in the same field programmable gate array (FPGA). To assess the unpredictability of bits produced by RO-based RBG, the restarts mechanism, proposed in earlier papers, was used. The output sequences pass all NIST 800-22 statistical tests for smaller number of ring oscillators than the constructions described in the literature. Due to the number of ROs with different nominal frequencies and the method of construction of carry4 primitives, it is expected that the proposed RBG is more robust to cryptographic attacks than RBGs using inverters or latches as delay element

Implementations Of Novel Cellular Nonlinear And Cellular Logic Networks And Their Applications

Tez (Doktora) -- İstanbul Teknik Üniversitesi, Fen Bilimleri Enstitüsü, 2015Thesis (PhD) -- İstanbul Technical University, Institute of Science and Technology, 2015Bu tez, doğrusal olmayan sistemler ailesinden gevşemeli osilatörler, lojik osilatörler, zaman gecikmeli kaotik osilatörler; bu sistemlerden kurulan ağlar, bunların elektronik gerçeklemeleri ve uygulama alanlarında katkılar sunmaktadır. Tez, iki hipotezi tartışır. Tezde, doğrusal olmayan dalga yayılımı için ortam olan iki boyutlu hücresel doğrusal olmayan ağlar, iki boyutlu hareket planlama problemlerinde hedefin gelecekteki durumlarını öngörmeye yarayan öznitelikler ürettiği gösterilmiştir. Ayrıca, zaman gecikmeli sistemlerde kullanılan, ürettiği ikili sembol dizileri gerçek rastgele bit dizisi olan, en az bir tane iki seviyeli çıkış veren geribesleme fonksiyonu vardır. İki hipotezli bu doktora çalışmasında, hücresel gevşemeli osilatör ağ uygulamaları ve zaman-gecikmeli kaotik osilatör gerçeklemeleri ağırlıklı araştırma sahaları olmuştur. Elde edilen çıktıların çoğu bu iki başlık altında toplanmıştır ve iki hipotez test edilmiştir. Gevşemeli osilatörler ile ilişkili çalışmalar doktora başlangıcından sonuna kadar geçen süreye yayılmıştır. Başlangıçta hedeflenen yeni bir hücresel gevşemeli osilatör ağ modeline başarıyla ulaşılmıştır. Zaman gecikmeli kaotik sistemler ile ilişkili çalışmalar ise tez çalışmalarına sonradan dahil olmuş, sürenin orta ve son kısmında yoğun olarak yürütülmüştür. Özetin devamında, tezin yazım organizasyonuna göre ana bölümler ve alt bölümler kısaca anlatılacak ve aralarındaki ilişki sunulacaktır. Giriş bölümünü takip eden ilk bölüm olan 'Hücreler' bölümünde beş osilatör modeli sunulmaktadır. İlk osilatör (Osilatör 1) çalışmalara referans olan gevşemeli osilatördür ve modelinde bir parça parça doğrusal fonksiyon bulunmaktadır. Bu fonksiyon, iki mutlak değer fonksiyonu ile gerçekleştirilebilir. Osilatör 2, yeni bir gevşemeli osilatör modelidir ve bu doktoranın orjinal önermelerindendir. Model yalnızca bir tane işaret (signum) fonksiyonu barındırır. Osilatör 3 ise lojik osilatör olmakla birlikte, Osilatör 1 ve 2'ye ait dinamik davranışın taklidini yapmaktadır. Kısaca, gevşemeli osilatörde mevcut iki durum deği ̧skeninin birbirine yakın (tepe) değerlerde bulunduğu, biri pozitif diğeri negatif iki tepe durum, ve bunlar arasında farklı yörüngeler üzerinden gerçekle ̧sen iki geçi ̧s durumu, Osilatör 3'teki dört durum ile modellenmi ̧stir. Lojik osilatörün, gev ̧semeli osilatöre davranı ̧ssal olarak benzetilerek sentezlenmesi tezin literatüre katkılarındandır. Osilatör 4 ise yeni bir zaman gecikmeli kaotik sistemi, önerdiği iki seviyeli çıkış veren bir doğrusal olmayan fonksiyon ile sunar. Modelinde bulunan doğrusal olmayan fonksiyonun seviye sayısı sistematik şekilde arttırılarak çok sarmallı çekici üreten kaotik model elde edilmiştir. Osilatör 5 olarak anılacak olan bu modelde doğrusal olmayan fonksiyonun genelleştirilmesi verilir. Yeni önerilen doğrusal olmayan foksiyonları ile hem Osilatör 4 modeli hem de Osilatör 5 modeli tezin literatüre katkılarındandır. Üçüncü ana bölüm olan 'Ağlar'da, beş osilatörden ilk dördü kullanılmakta ve farklı iki tip ağ kurulmaktadır. Osilatör 1, 2 ve 3 ile hücresel doğrusal olmayan ağlar oluşturulmuş, Ağ 1, 2 ve 3 isimleri verilmiştir. Dördüncü osilatör (kaotik zaman gecikmeli osilatör) ile farklı bir tip ağ kurulmuştur. Ağ 1 referans modeldir ve tezde bilgilendirme amacıyla bulunur. Her üç ağ üzerinde, doğrusal olmayan dalgalardan, otodalga ve yürüyen dalganın üretilmesi ve yayılması gösterilmiştir. Ağ 2 ve Ağ 3 için otodalga ve yürüyen dalgaları üreten bağlantı kuralları ve parametreler tezde önerilen yeniliklerdendir. Üç ağda aranan ilerleme, ardı ardına ve lokasyonu değişen kaynak ile üretilen yürüyen dalgaların, 2 boyutlu uzayda iç içe geçmiş ve Doppler Etkisini ortaya çıkarmış dalga çeperleri oluşturmasıdır. Çalışmalarda üç ağda da Doppler Etkisinin gözlenmesi başarılmıştır. Ağların hücreleri otonom osilasyon yapan dinamikte iken otodalga yayılmakta, tezde açıklanan kurallar ile çift kararlı (bistable) dinamiğe sahip kılındıklarında ise yürüyen dalga yayılabilmektedir. Ağ 1, 2 ve 3, beş farklı metrik ile karşılaştırılmıştır. Karşılaştırma esnasında hücreler çift kararlı davranışa ayarlanmış, yürüyen dalga yayılmıştır. Metrik 1, dalga çeperi geçiş periyodu olan d büyüklüğünün çözünürlüğüdür. Ağ 3 neredeyse 2 değere nicelenmiş d üretebilir, Ağ 2 dört farklı değerde, Ağ 1 çok daha fazla değerde d üretebilir. Tez, Doppler Etkisinin sonucu olarak kaynak hareketi ile ilişkilenen d değişkeninin analizini uygulama kısmında kullanır. Dolayısıyla, d'nin niceleme seviyesindeki fazlalık, analiz işleminde sonuçların keskinliğini etkiler. Metrik 2 elektronik gerçekleme karmaşıklığıdır. Ağ 3'ün lojik devre olması sebebiyle, modele uygun gerçekleme az sayıda transistor ile mümkündür. Ağ 1 ve 2 ise sürekli zamanlı modellere sahip olduğundan analog devre olarak gerçeklenebilir. Modele uygun, yüksek doğrulukta çalışacak, gerçeklemenin karşılaştırıcı, toplayıcı, integre edici, kuvvetlendirici, çoklayıcı gibi bileşenleri çok sayıda transistor gerektirir. Ağ 1 gerçeklemesi, daha karmaşık olan doğrusal olmayan fonksiyonu sebebi ile Ağ 2 gerçeklemesinden karmaşık olacaktır. Metrik 3 uzaysal-zamansal çalışma bölgesinde ağ üzerinde yayılan dalga çeperlerinin yayılma hızıdır. Sürekli zaman modelli Ağ 1 ve Ağ 2'de hız saniye birim zamanda değerlendirilirken, ayrık zamanlı Ağ 3'te hız iterasyon adımına göre değerlendirilmektedir. Ancak, modellerin sayısal yöntemler ile çözümü, her üçünü de ayrık zamanlı ve karşılaştırılabilir hale getirir. Buna göre Ağ 3 en hızlı dalga yayılan ağdır. Ağ 2'de de Ağ 1'e göre daha hızlı dalga yayılır. Metrik 4, ağdaki hücrelerin (1 ve 2'de) eyer noktaları arasındaki hareketlerinde geçen süre ve (3'te) tepe durumlar arasındaki hareketlerinde geçen süredir. Metrik 3'teki gibi, yeni durumuna en hızlı yerleşen hücreler Ağ 3'tekiler, daha yavaş yerleşenler Ağ 2'dekiler, ve en yavaş yerleşenler Ağ 1'dekilerdir. Yerleşme hızı, giriş işareti ile yeni dalga yaratma sıklığını üstten sınırlandıran bir büyüklük olarak değerlendirilmelidir. Yayılan dalga çeperlerinin eğriliği Metrik 5'tir. Ağ 3'te yayılan yürüyen dalga ve otodalga çeperleri dörtgen şeklindedir. Ağ 2'te otodalgalar dörtgen şekilde yayılırken, yürüyen dalga için parametre araştırmasında, uygulanan bir ofset ile sistem dinamiği sekizgen dalga çeperi üretecek hale getirilmiştir. Ağ 1 çember şekle sahip dalga formları yayabilmesi sayesinde diğer ikisine göre uygulamalarda avantajlı konuma gelmektedir. Ağlar ana bölümünün içerdiği son ağ bir boyutlu, tek yönlü bağlantıya sahip zaman gecikmeli hücrelerden kurulu ağdır. Bu ağ, kaotik osilatörler arasında sezgisel (anticipating) senkronizasyonun kurulabildiğini göstermektedir. Takip eden ana bölümde Hücreler ve Ağlar bölümünden modellerin bir kısmının gerçeklemesi için yapılan çalışmalar sunulmaktadır. Ağ 1'in ileri Euler metodu ile ayrıklaştırılmış hali sayısal sistem olarak tasarlanmış ve seçilen Sahada Programlanabilir Kapı Dizisi (Field Programmable Gate Array, FPGA) üzerinde gerçeklenmiştir. Yapılan gerçeklemede, 2008'de gerçeklenen kayan nokta sayı formatıyla çalışan aritmetik devreler yerine sabit nokta aritmetiği kullanılmıştır. Devrenin çalışma performansı ve FPGA üzerinde kapladığı alan açısından referans tasarım ile karşılaştırması sunulmuştur. Ayrıca, Grafik İşleme Birimi (Graphics Processing Unit, GPU) üzerinde yine Ağ 1 modeline ilişkin benzetim sonuçları elde edilmiştir ve gerek Merkezi İşlem Birimi (Central Processing Unit, CPU) üzerinde çalışan benzetimlerden, gerek FPGA gerçeklemelerinden daha yüksek performans elde edilmiştir. Ağ 3'ün gerçeklemesi FPGA'larda var olan ve günümüzde hala geliştirilmekte olan bir özelliğin ağ gerçeklemesine katkısı incelenerek yapılmıştır. Dinamik Kısmi Yeniden Yapılandırma (Dynamic Partial Reconfiguration, DPR) adlı bu özellik, ile sayısal devrenin bir kısmı çalışırken diğer bir kısmı değiştirilebilir. Bu özellik, Ağ 3'ün bazı hücrelerinin çalışma esnasında değiştirilmesi sağlanacak şekilde kullanılmıştır. Elde edilen sonuçlara göre, FPGA alanından tasarruf sağlanmış fakat öte yandan yalnızca özelliğin aktif tutulmasını sağlayan ek alan tüketimi sorunu da tespit edilmiştir. Bu doktora çalışmasındaki elektronik gerçeklemelerin çoğunluğu zaman gecikmeli sistemler (Osilatör 4, 5) ve ağları (Ağ 4) için yapılmıştır. İki seviyeli doğrusal olmayan fonksiyonla önerilen yeni modelin en büyük avantajı gecikme hattının gerçeklenmesinde görülür. Sayısal devre elemanlarından DEĞİL kapısı (evirici tampon, inverting buffer) ve tutucular, özellikle D tipi tutucu (flip-flop) ile ikili işaretler geciktirilebilir. Senkron tutucular ile yapılan gerçeklemede örneklemeli (sampled-data) sistem modeli kullanılması uygun olur. Bu ana başlık altında anlatılan gerçeklemenin ilki hem DEĞİL kapısı gibi asenkron cevap verebilen (saat işaretsiz) hem de tutucu dizisi kadar uzun gecikme süresi sağlayabilen bir gecikme hattı yapı taşıdır. Tezde, Asenkron Gecikme Çiftleyici (Asynchronous Delay Doubler, ADD) adı verilen bu yeni devre ile iç içe kullanım sayesinde üstel artan gecikme süreleri elde edilebilmiş, bu sayede zaman sabiti büyük olan ayrık analog integrator devrenin ihtiyaç duyduğu uzun gecikme sağlanabilmiştir. Osilatör 4'ün analog integrator, D tipi tutucu gecikme hattı gerçeklemesi; analog integrator, ADD gecikme hattı gerçeklemesi; sayısal integrator, DEĞİL kapısı gecikme hattı gerçeklemesi aynı ana bölümde alt bölümler olarak sunulmaktadır. Bunları Osilatör 5'in analog integrator, D tipi tutucu gecikme hattı gerçeklemesi; Ağ 4'ün analog integrator, D tipi tutucu gecikme hattı geçeklemesi ve yine Ağ 4'ün sayısal integrator, D tipi tutucu gecikme hattı gerçeklemesi takip eder. Sonuçlardan önceki son bölüm olan 'Uygulamalar' ana bölümü, iki bölümden oluşur. İlkinde Ağ 1, kestirim yapılmaksızın geribeslemeli hareket planlama algoritmasında kullanılır. Ardından Doopler Etkisini ve onunla üretilen yeni özniteliği kullanan öngörülü geribeslemeli hareket planlama algoritması sunulmaktadır. Öngörülü planlama tezin içerdiği yeniliklerdendir. Geribeslemeli hareket planı, ayrıklaştırılmış uzayda uzayın her ayrık parçası için bir hareket vektörünün hesaplanmış olduğu plandır. Uzayın, ayrıklaştırılmış olması sebebiyle hücresel doğrusal olmayan ağlarla modellenmesi mümkün olur. Bu ağlar üzerinde dalga hedef noktadan doğar. Dalga yayıldıkça, çeperin ulaştığı hücreler geliş açısını tespit ve kayıt ederek geribeslemeli hareket planı oluşturur. Bu yöntemde geribesleme ifadesinden kasıt, planlama için yayılan dalganın tüm ağa dağılması dolayısıyla modellenen fiziksel dünyanın tüm noktaları için çözümün bulunmuş olması, bu sayede hedefe giden yolların tek seferde, tüm hücreler için aynı anda tespit edilmesidir. Üretilen sonucu kullanan sistem rota üzerinde hata yapsa da elde edilen çözüm sayesinde yeniden hesaplamaya gerek kalmaksızın hedefe doğru ilerlemesi mümkün olmaktadır. 'Uygulamalar'daki bir diğer alt bölümde de zaman gecikmeli Osilatör 4'ün rasgele bit dizisi üretiminde kullanımı konusunda elde edilen araştırma sonuçları verilmiştir. Önerilen kaotik sistemlerin gecikme hattından çıkan bit dizisi rasgele sayı olarak kabul edilir ve NIST'in istatistiksel test ortamıyla dizi sınanır. Uygun düşük hızda yapılan örnekleme sonucunda testi başarıyla geçen bit dizileri elde edilebilektedir. Ayrıca sezgisel senkronizasyon sağlayan ağ ile Osilatör 4 tabanlı rastgele bit üreticisinin gelecekte üretteceği değerlerin önceden tespit edilebildiği gösterilmiştir. Tez boyunca yürütülen çalışmalarda, yeni modeller, yenilikçi gerçeklemeler ve yeni uygulamalara ulaşılmıştır. Her ne kadar tez organizasyonu, hücreler, ağlar, gerçeklemeler ve uygulamalar bölümleriyle yapılmış olsa da içeriği oluşturan çalışmalar, farklı alt bölümlerin bir arada ele alındığı şekilde yürütülmüştür. Bu sebeple, tez çalışması boyunca yayınlanmış olan veya hakem değerlendirmesinde bulunan bildiri ve makaleler farklı alt bölümlerden parçalar ihtiva etmektedir. Çalışma süresince 8 uluslararası konferans bildirisi sunulmuş, 5 dergi makalesi ve 1 kitap bölümü yayınlanmıştır. Ayrıca henüz hakemlik süreci tamamlanmayan 1 dergi makalesi mevcuttur.This thesis is a consistent and coherent reorganization of studies on two topics of nonlinear systems. First topic includes Relaxation Oscillators and logic oscillators with similar behavior which are locally coupled and the resulting Cellular Nonlinear Networks (CNN) are utilized for a predictive motion planning algorithm. Nonlinear waves, especially autowave and traveling wave, have been studied and their system model, coupling schemes, parameters, and inputs generating both types of nonlinear waves are explained. The research covers two implementations of selected CNN and compares their digital circuit (FPGA prototyping), CPU simulation and GPU simulation performances. The research is focused on the Doppler Effect occurrence of the propagated nonlinear waves. A novel nonlinear wave propagation based feedback motion planning algorithm which utilizes the Doppler Effect and generates a prediction for the future state of target object has been proposed. The comparisons which reveals the effect of Doppler Effect are reported. The results prove that a tracker even slower than the target may catch it using the proposed algorithm. This new method of motion planning needs two layers of oscillator based CNNs. Two types of relaxation oscillators (one of them is a new model) and the logic oscillator have been tested for the algorithm. Novel models of chaotic time-delay systems are introduced in the thesis as the second topic. The proposed binary output nonlinearity makes the oscillator generate a mono-scroll chaotic attractor. This thesis also proposes a generalization of the binary output nonlinear function, which is a quantized output nonlinearity. The generalized nonlinearity yields a multi-scroll attractor. Both systems are modelled as sampled-data models, because the binary delay lines are constructed by digital components (D-type flip-flops). The research on implementations of these oscillators has been expanded with binary inverting buffers (NOT gates) and asynchronous digital state machines. These systems successfully generate true random bit sequences without the need for post-processing. Up-to-date NIST's statistical test suite is used for the tests of bit sequences and successful throughput rates are reported. The jitter on the NOT gate based delay line is utilized as physical noise and all-digital implementation supported by the jitter also passed the statistical tests. The thesis merges research parts and reorganize the outputs under four titles: cells, networks, implementations and applications.DoktoraPh

Design of Discrete-time Chaos-Based Systems for Hardware Security Applications

Security of systems has become a major concern with the advent of technology. Researchers are proposing new security solutions every day in order to meet the area, power and performance specifications of the systems. The additional circuit required for security purposes can consume significant area and power. This work proposes a solution which utilizes discrete-time chaos-based logic gates to build a system which addresses multiple hardware security issues. The nonlinear dynamics of chaotic maps is leveraged to build a system that mitigates IC counterfeiting, IP piracy, overbuilding, disables hardware Trojan insertion and enables authentication of connecting devices (such as IoT and mobile). Chaos-based systems are also used to generate pseudo-random numbers for cryptographic applications.The chaotic map is the building block for the design of discrete-time chaos-based oscillator. The analog output of the oscillator is converted to digital value using a comparator in order to build logic gates. The logic gate is reconfigurable since different parameters in the circuit topology can be altered to implement multiple Boolean functions using the same system. The tuning parameters are control input, bifurcation parameter, iteration number and threshold voltage of the comparator. The proposed system is a hybrid between standard CMOS logic gates and reconfigurable chaos-based logic gates where original gates are replaced by chaos-based gates. The system works in two modes: logic locking and authentication. In logic locking mode, the goal is to ensure that the system achieves logic obfuscation in order to mitigate IC counterfeiting. The secret key for logic locking is made up of the tuning parameters of the chaotic oscillator. Each gate has 10-bit key which ensures that the key space is large which exponentially increases the computational complexity of any attack. In authentication mode, the aim of the system is to provide authentication of devices so that adversaries cannot connect to devices to learn confidential information. Chaos-based computing system is susceptible to process variation which can be leveraged to build a chaos-based PUF. The proposed system demonstrates near ideal PUF characteristics which means systems with large number of primary outputs can be used for authenticating devices

Experiments on networks of coupled opto-electronic oscillators and physical random number generators

In this thesis, we report work in two areas: synchronization in networks of coupled oscillators and the evaluation of physical random number generators. A ``chimera state'' is a dynamical pattern that occurs in a network of coupled identical oscillators when the symmetry of the oscillator population is spontaneously broken into coherent and incoherent parts. We report a study of chimera states and cluster synchronization in two different opto-electronic experiments. The first experiment is a traditional network of four opto-electronic oscillators coupled by optical fibers. We show that the stability of the observed chimera state can be determined using the same group-theoretical techniques recently developed for the study of cluster synchrony. We present three novel results: (i) chimera states can be experimentally observed in small networks, (ii) chimera states can be stable, and (iii) at least some types of chimera states (those with identically synchronized coherent regions) are closely related to cluster synchronization. The second experiment uses a single opto-electronic feedback loop to investigate the dynamics of oscillators coupled in large complex networks with arbitrary topology. Recent work has demonstrated that an opto-electronic feedback loop can be used to realize ring networks of coupled oscillators. We significantly extend these capabilities and implement networks with arbitrary topologies by using field programmable gate arrays (FPGAs) to design appropriate digital filters and time delays. With this system, we study (i) chimeras in a five-node globally-coupled network, (ii) synchronization of clusters that are not predicted by network symmetries, and (iii) optimal networks for cluster synchronization. The field of random number generation is currently undergoing a fundamental shift from relying solely on pseudo-random algorithms to employing physical entropy sources. The standard evaluation practices, which were designed for pseudo-random number generators, are ill-suited to quantify the entropy that underlies physical random number generation. We review the state of the art in the evaluation of physical random number generation and recommend a new paradigm: quantifying entropy generation and understanding the physical limits for harvesting entropy from sources of randomness. As an illustration of our recommendations, we evaluate three common optical entropy sources: single photon time-of-arrival detection, chaotic lasers, and amplified spontaneous emission

Evaluation Criteria On Ambience-Based True Random Number Generators

There is a need nowadays to ensure information security which is independent of the security mechanism of physical medium. Cryptography still remains an important science in daily life, be it for sovereignty use or the privacy of individuals. Ultimately, the security of the interoperating open cryptosystem must reside only in the key being used. It must be true random key. It is a challenging task to generate a true random key live on demand suitable for cryptographic applications. This paper shall formally propose an evaluation criteria on a true random number generator (TRNG). An evaluation has been done on various TRNG for cryptographic keys. This paper will also classify recent TRNGs into several groups. A new true random generator has been developed based on the air ambience for cryptographic application and evaluated against other TRNGs under the proposed evaluation criteria