HardBlare: an efficient hardware-assisted DIFC for non-modified embedded processors

International audienceInformation Flow Control is a security mechanisms that provides security guarantees about information propagation. Other security mechanisms such as access control or cryptography can be used to limit the dissemination of confidential information and the modification of high integrity contents. However, they do not enforce end-to-end properties. They cannot control the dissemination of information once file access is allowed or the data is decrypted. In this context, HardBlare proposes a software/hardware codesign methodology to ensure that security properties are preserved all allong the execution of the system but also during files storage. The general context of HardBlare is to address Dynamic Information Flow Control (DIFC) that generally consists in attaching marks (also known as tags) to denote the type of information that are saved or generated within the system

Management of reconfigurable multi-standards ASIP-based receiver

International audienceThe emergence of multiple wireless standards is introducing the need of flexible platforms which are able to self-adapt to various environments depending on the application requirements. Our work lies in the domain of self-adaptive heterogeneous multiprocessor architectures. In this paper, we present our ideas about the management of an ASIP-based multi-standards iterative receiver, which includes the support for turbo-decoding. In this context, the management of a multi-standards receiver provides the services for the self-adaptation mechanisms based on a collect and an analysis of information, a decision making process and a fast reconfiguration of the platform

A trace-driven approach for fast and accurate simulation of manycore architectures

International audienceThe evolution of manycore sytems, forecasted to feature hundreds of cores by the end of the decade calls for efficient solutions for design space exploration and debugging. Among the relevant existing solutions the well-known gem5 simu-lator provides a rich architecture description framework. However , these features come at the price of prohibitive simulation time that limits the scope of possible explorations to configurations made of tens of cores. To address this limitation, this paper proposes a novel trace-driven simulation approach for efficient exploration of manycore architectures

Towards a hardware-assisted information flow tracking ecosystem for ARM processors

International audienceThis work details a hardware-assisted approach for information flow tracking implemented on reconfigurable chips. Current solutions are either time-consuming or hardly portable (modifications of both software/hardware layers). This work takes benefits from debug components included in ARMv7 processors to retrieve details on instructions committed by the CPU. First results in terms of silicon area and time overheads are also given

HardBlare: a Hardware-Assisted Approach for Dynamic Information Flow Tracking

International audienceThe HardBlare project proposes a software/hardware co-design methodology to ensure that security properties are preserved all along the execution of the system but also during files storage. Based on the Dynamic Information Flow Tracking (DIFT) that generally consists in attaching tags to denote the type of information that are saved or generated within the system. These tags are then propagated when the system evolves and information flow control is performed in order to guarantee the safe execution and storage within the system monitored by security policies

A hardware/software co-design approach for security analysis of application behavior: Applications on Dynamic Information Flow Tracking

National audienc

Contributions à la sécurité des systèmes embarqués face aux attaques logiques et physiques

Embedded systems are spreading massively in critical infrastructures (industry 4.0, smart city, transportation...), contributing to the increase of the global attack surface. Indeed, this type of system, which is often poorly protected and poorly controlled by the teams in charge of the cybersecurity, can become a privileged entry point for attackers. Due to the proximity of embedded systems to a potential attacker, it is necessary to consider a broad threat model integrating logical and physical attacks when designing such systems. The work presented in this manuscript addresses several research axes. In a first axis, we propose solutions to study and implement cryptographic primitives under performance, area, energy and security constraints. In a second axis, we study and develop protections against microarchitectural attacks. More specifically, the proposed contributions focus on attacks based on the observation of temporal variations during memory accesses in order to extract sensitive information manipulated by a victim program. We propose solutions based on software / hardware cooperation to detect these attacks, isolate sensitive processes and mitigate such side-channel leakages. Finally, in a third axis, we study embedded processor architectures integrating, at the design stage, protections against both logical and physical attacks. This work relies heavily on hardware components in order to minimize the cost of security in terms of performances and energy.Les systèmes embarqués se répandent massivement dans les infrastructures critiques (industrie 4.0, ville intelligente, transports...) participant à l’augmentation de la surface d’attaque globale. En effet, ce type de système, souvent mal protégé et mal maîtrisé par les équipes en charge de la cybersécurité des systèmes d’information, peut devenir un point d’entrée privilégié pour l’attaquant. En raison de la proximité des systèmes embarqués avec un potentiel attaquant, il est nécessaire de considérer un modèle de menace large intégrant les attaques logiques et physiques lors de leur conception. Les travaux présentés dans ce manuscrit adressent différents axes de recherche. Dans un premier axe, nous proposons des solutions pour l'étude et l’implémentation matérielle de fonctions cryptographiques sous contraintes de performance temporelle, de surface, d’efficacité énergétique et de sécurité. Dans un second axe, nous nous interessons au développement de protections face aux attaques exploitant la microarchitecture. Plus particulièrement, les travaux menés se focalisent sur les attaques s’appuyant sur l’observation de variations temporelles lors des accès mémoires durant l’exécution de codes logiciels pour extraire des informations sensibles manipulées par un programme victime. Les travaux réalisés proposent des solutions s'appuyant sur une collaboration logicielle / matérielle pour la détections de ces attaques, l'isolation des traitements sensibles ou la suppression du canal auxiliaire utilisé. Enfin, dans un troisième axe, nous étudions des architectures de processeurs embarqués intégrant, à la conception, des protections contre les attaques logiques et physiques. Ces travaux s'appuient fortement sur des éléments matériels afin de minimiser le coût lié à la sécurité en terme de performance et d’énergie

Contributions à la sécurité des systèmes embarqués face aux attaques logiques et physiques

Embedded systems are spreading massively in critical infrastructures (industry 4.0, smart city, transportation...), contributing to the increase of the global attack surface. Indeed, this type of system, which is often poorly protected and poorly controlled by the teams in charge of the cybersecurity, can become a privileged entry point for attackers. Due to the proximity of embedded systems to a potential attacker, it is necessary to consider a broad threat model integrating logical and physical attacks when designing such systems. The work presented in this manuscript addresses several research axes. In a first axis, we propose solutions to study and implement cryptographic primitives under performance, area, energy and security constraints. In a second axis, we study and develop protections against microarchitectural attacks. More specifically, the proposed contributions focus on attacks based on the observation of temporal variations during memory accesses in order to extract sensitive information manipulated by a victim program. We propose solutions based on software / hardware cooperation to detect these attacks, isolate sensitive processes and mitigate such side-channel leakages. Finally, in a third axis, we study embedded processor architectures integrating, at the design stage, protections against both logical and physical attacks. This work relies heavily on hardware components in order to minimize the cost of security in terms of performances and energy.Les systèmes embarqués se répandent massivement dans les infrastructures critiques (industrie 4.0, ville intelligente, transports...) participant à l’augmentation de la surface d’attaque globale. En effet, ce type de système, souvent mal protégé et mal maîtrisé par les équipes en charge de la cybersécurité des systèmes d’information, peut devenir un point d’entrée privilégié pour l’attaquant. En raison de la proximité des systèmes embarqués avec un potentiel attaquant, il est nécessaire de considérer un modèle de menace large intégrant les attaques logiques et physiques lors de leur conception. Les travaux présentés dans ce manuscrit adressent différents axes de recherche. Dans un premier axe, nous proposons des solutions pour l'étude et l’implémentation matérielle de fonctions cryptographiques sous contraintes de performance temporelle, de surface, d’efficacité énergétique et de sécurité. Dans un second axe, nous nous interessons au développement de protections face aux attaques exploitant la microarchitecture. Plus particulièrement, les travaux menés se focalisent sur les attaques s’appuyant sur l’observation de variations temporelles lors des accès mémoires durant l’exécution de codes logiciels pour extraire des informations sensibles manipulées par un programme victime. Les travaux réalisés proposent des solutions s'appuyant sur une collaboration logicielle / matérielle pour la détections de ces attaques, l'isolation des traitements sensibles ou la suppression du canal auxiliaire utilisé. Enfin, dans un troisième axe, nous étudions des architectures de processeurs embarqués intégrant, à la conception, des protections contre les attaques logiques et physiques. Ces travaux s'appuient fortement sur des éléments matériels afin de minimiser le coût lié à la sécurité en terme de performance et d’énergie

Vers la reconfiguration dynamique des turbo décodeur haut débit dans un contexte multi-modes et et multi-standard

Recent years have seen a huge evolution of wireless communication standards in the domains of mobile phone, local and wide area networks and video broadcasting. These evolutions aim at increasing the requirements in terms of throughput, robustness against destructive channel effects and convergence of services in a smart terminal. As an example, the fourth generation (4G) of cellular wireless standards aims at providing mobile broadband solution to laptop computer wireless modems, smartphones, and other mobile devices. Diverse features such as ultra-broadband Internet access, IP telephony, gaming services, and streamed multimedia are provided. In order to enable such advanced services at the algorithmic level, new state of the art data processing techniques have been developed and adopted in the emerging wireless communication standards. At the architecture level, many efforts are being conducted towards the design of flexible high throughput hardware platforms which can be configured to the required configuration. In order to reach high flexibility, the I.A.S. (Algorithm Silicon Interaction) team of the Lab-STICC laboratory has developed an Application Specific Instruction Set Processor (ASIP) based multi-standard multiprocessor Turbo decoder. This architecture is based on the DecASIP processor. Previous work provides an efficient way to reach the high performance and high flexibility requirements of emergent standards. However, dynamic reconfiguration aspect of the architecture has not been addressed. In this context, this Ph.D work targets the development of a dynamically reconfigurable multiprocessor Turbo decoder for future communication standards. For that purpose, this thesis work is divided in several steps:The first step consists on the study of the initial processor architecture in order to propose optimizations in a multiprocessor context. This step leads to a new implementation of the DecASIP processor integrating a new configuration memory organization in order to reduce the configuration transfer latency.The second step leads to the development of a configuration infrastructure allowing an efficient and high speed configuration transfer for the ASIPs and the controller of the platform. The proposed approach is based on a low complexity unidirectional pipeline bus implementing optimized transfer mechanisms such as multicast and broadcast. This configuration infrastructure provides an efficient solution in order to transfer an entire configuration for 128 processors in less than one microsecond.Finally, the last step of this thesis work concerns the development of a configuration management of the proposed platform in order to adapt the configuration parameters regarding the environment evolution and the application requirements. This step leads on an approach allowing the support of dynamic configuration of the platform in the context of highly constrained scenario in terms of throughput and error rate performances where each frame or group of frames is associated to a specific configuration.This thesis work will allow the laboratory to present a prototype of a dynamically reconfigurable Turbo decoder respecting future communication standards requirements in terms of flexibility, throughput and error rate performances. Such a contribution gathers the skills present in the Lab-STICC laboratory at the decoding algorithm, multiprocessor architecture, dynamic reconfiguration and self-adaptation levels in a single prototype.Les travaux de thèse présentés dans ce manuscrit s'inscrivent dans le cadre de la conception des systèmes de communication sans fils. En effet, depuis plusieurs années, les standards de communication dans le domaine des réseaux téléphoniques mobiles, des réseaux sans fils locaux et étendus ainsi que des réseaux de diffusion de vidéo numériques ont fortement évolués. Ces évolutions ont notamment imposé une augmentation significative du débit et de la robustesse des communications vis à vis des effets de l'environnement sur les canaux de communication. Face aux nombreux standards devant être gérés par les appareils mobiles, la convergence des services au sein des terminaux devient un enjeu crucial. Par exemple, la 4ème génération (4G) de standards pour la communication sans fils à haut débit a pour objectif de fournir des solutions pour les modems d'ordinateurs portables, les smartphones, ainsi que tout autre appareil mobile communicant. Diverses fonctions comme l'accès internet haut débit, la téléphonie sur IP, les jeux en ligne, et le multimédia en streaming seront alors disponibles. De nouveaux algorithmes ont ainsi été développés et validés afin de permettre la mise en œuvre de ces nouveaux services en vue de leur intégration dans les standards de communication sans fils émergents. Au niveau architectural, de nombreux efforts ont également été fournis pour réaliser de nouvelles plateformes offrant des débits importants et une grande flexibilité permettant notamment une configuration dynamique de la plateforme afin de s’adapter aux conditions d'exécution et à la demande des utilisateurs. Pour atteindre ce niveau de performance et de flexibilité, l'équipe I. A. S (Interaction Algorithme Silicium) du laboratoire Lab-STICC a développé un Turbo-décodeur multistandard et multiprocesseur à base de processeurs ASIP (Application Specific Instruction Set Processor) nommé DecASIP. Ces précédents travaux ont démontré l'intérêt de l'utilisation d'une architecture multiprocesseur pour atteindre un haut degré de performance et de flexibilité. Toutefois, l'aspect reconfiguration dynamique de la plateforme n'avait pas été abordé. Ces travaux de thèse s'articulent donc autour de cette plateforme et ont pour but de développer un récepteur multistandard dynamiquement reconfigurable pour les futurs standards de communication. Ces travaux sont divisés en plusieurs étapes afin d'atteindre cet objectif: La première étape a été l'étude du processeur DecASIP afin d'optimiser sa conception dans le cadre d'un système multiprocesseur reconfigurable. Cette étape a donné lieu à une nouvelle spécification intégrant une réorganisation du stockage des paramètres de configuration. Cette première contribution a permis d'optimiser les performances de reconfiguration du DecASIP. Une nouvelle implémentation du DecASIP optimisé a également été proposée. La seconde étape a eu pour but de définir une infrastructure de communication dédiée à la reconfiguration. Cette deuxième contribution a permis d'optimiser le chargement des nouvelles configurations et le contrôle des DecASIP. Pour cela, une approche basée sur une architecture de bus unidirectionnel pipeliné de faible complexité et offrant des mécanismes de multicast et de broadcast a été proposée. Cette solution permet le transfert d'une configuration pour 128 processeurs avec une latence inférieur à la microseconde. Enfin, la dernière étape des travaux de thèse a été l'étude d'une politique de management de la plateforme afin d'adapter ses paramètres en fonction des données recueillis sur l'environnement et sur l'application exécutée. Cette dernière contribution a abouti au développement d'une approche permettant de supporter la reconfiguration dynamique de la plateforme dans le cas de scénarios à fortes contraintes de débits et de taux d'erreur binaire où chaque trame ou groupe de trames de données est associé à une configuration particulière. Les résultats de ces travaux permettront au laboratoire de proposer un démonstrateur de Turbo-décodeur dynamiquement reconfigurable respectant les besoins des futurs standards de communication en termes de débit, de correction d'erreurs, et de flexibilité. Un tel démonstrateur permettra de tirer profit du savoir-faire du Lab-STICC au niveau des algorithmes de décodage, des architectures multiprocesseurs, de la reconfiguration dynamique et de l'auto-adaptation