Multi-Carrier Spread-Spectrum Transceiver for WiNoC

International audienc

Conception d'un émetteur-récepteur de bande de base digital pour les architectures de réseau sur puce sans fil

Le parallélisme massif dans les applications émergentes de calcul haute performance (HPC) nécessite l'utilisation des architectures multi-cœur reposant sur un système d'interconnexion efficace. Les technologies d'interconnexion sans fil sur un réseau sur puce (WiNoC) offrent une solution prometteuse pour ces architectures, permettant principalement des liaisons efficaces et prenant en charge de façon naturelle les communications broadcastand multicast. Cette thèse se concentre sur la couche physique des WiNoC, en particulier sur la conception d'un émetteur-récepteur numérique capable de fournir le meilleur compromis entre performances et efficacité énergétique. Afin de concevoir l'émetteur-récepteur numérique le plus approprié, nous avons tout d'abord étudié la dégradation des canaux en prenant en considération les phénomènes parasites courants appartenant à n'importe quel canal sans fil, contrairement au modèle idéal utilisé par la littérature sur les WiNoC. Par la suite, nous avons proposé une première solution capable de fournir une résilience aux interférences de canal, offrant également un accès à plusieurs canaux. Cette conception a ensuite été modifiée pour pouvoir s?adapter aux modèles de trafic de NoC existants. De plus, afin de fournir une communication à haut débit sans compromis significatif sur le plan énergétique, un émetteur-récepteur haute vitesse basé sur une architecture multi-porteuses a été proposé, surmontant les limites des émetteurs-récepteurs monoporteuses classiques en WiNoC. Finalement, un simulateur de réseau a été développé pour calculer le pourcentage d'utilisation des liaisons sans fil en fonction de la configuration et du placement de l'interface sans fil. Ce simulateur calcule également l'énergie dynamique consommée par un NoC électrique par rapport à un WiNoC utilisant plusieurs interfaces sans fil.Massive parallelism in emerging high-performance computing (HPC) applications requires the use of manycore architectures relying on an efficient on-chip interconnection system. Wireless Network-on-Chip (WiNoC) offers a promising solution for interconnection architectures, mainly providing efficient communication links and supporting natural broadcast/multicast communicatioAn. This thesis focuses on the physical layer of WiNoC, particularly on the design of a digital transceiver capable of providing the best trade-off between performance and energy efficiency. In order to design the most appropriate digital transceiver, we first study the channel degradation carried out by common parasitic phenomena belonging to any wireless channel, contrasting with the ideal channel models used by most of the WiNoC research papers. Subsequently, we propose a first solution capable of providing channel interference resilience, while offering multiple channel access. This design is later enhanced to be able to adapt to the existing NoC traffic patterns. Then, in order to provide a high speed communication without a significant compromise in energy, a high-speed transceiver based on a multi-carrier architecture is proposed, overcoming the limitations of conventional single-carrier WiNoC transceivers. Finally, a network simulator is developed to calculate the percentage of wireless link utilization according to the wireless interface configuration and placement. This simulator further computes the dynamic energy consumed by an electrical NoC compared with a WiNoC using multiple wireless interfaces

A Diversity Scheme to Enhance the Reliability of Wireless NoC in Multipath Channel Environment

International audienceWireless Network-on-Chip (WiNoC) is one of the most promising solutions to overcome multi-hop latency and high power consumption of modern many/multi core System-on- Chip (SoC). However, the design of efficient wireless links faces challenges to overcome multi-path propagation present in realistic WiNoC channels. In order to alleviate such channel effect, this paper presents a Time-Diversity Scheme (TDS) to enhance the reliability of on-chip wireless links using a semi-realistic channel model. First, we study the significant performance degradation of state-of-the-art wireless transceivers subject to different levels of multi-path propagation. Then we investigate the impact of using some channel correction techniques adopting standard performance metrics. Experimental results show that the proposed Time-Diversity Scheme significantly improves Bit Error Rate (BER) compared to other techniques. Moreover, our TDS allows for wireless communication links to be established in conditions where this would be impossible for standard transceiver architectures. Results on the proposed complete transceiver, designed using a 28-nm FDSOI technology, show a power consumption of 0.63mW at 1.0V and an area of 317 μm^2. Full channel correction is performed in one single clock cycle