EL AMPLIFICADOR MILLER CMOS Y SUS CONSIDERACIONES DE DISEÑO (THE CMOS MILLER AMPLIFIER AND ITS DESIGN CONSIDERATIONS)

Resumen Todo diseño electrónico debe considerar la polarización de la red. El análisis del circuito equivalente, por otro lado, sólo ilustra las prestaciones que la red bajo diseño proporcionará, y ésas están basadas en premisas que no son verificadas, lo que conduce a redimensionar la red a prueba-y-error hasta lograr la respuesta deseada, lo que no es un método de diseño. Si bien el amplificador Miller sólo es una opción de amplificación, es muy usado para introducir el diseño de amplificadores. Por tal razón, el objetivo es resaltar las consideraciones de diseño que deben atenderse y cuáles no porque su efecto en el desempeño del amplificador es irrelevante. En esta contribución el método de diseño se soporta en Leyes Físicas y de su aplicación se señalan las consideraciones relevantes de diseño del amplificador. Se sintetiza las conclusiones del análisis usando facilidades de una tecnología CMOS estándar 0.5m, 2.5V. Palabras Clave: Análisis en CD, amplificador Miller, circuitos CMOS, compensación Miller, enseñanza, Spice. Abstract All electronic design must consider the polarization of the network. The equivalent circuit analysis, on the other hand, only illustrates the benefits that the network under design will provide, and those are based on premises that are not verified, which leads to resizing the network through trial-and-error until the desired response is achieved, which is not a design method. Although the Miller amplifier is only an amplification option, it is widely used to introduce amplifier design. For this reason, the objective of this contribution is to highlight the design considerations that must be addressed, and which are not important because their effect on the performance of the amplifier is irrelevant. In this work the design method is supported in Physical Laws and with them the relevant amplifier design considerations are pointed out. The conclusions of the analysis are synthesized using facilities of a standard 0.5m, 2.5V CMOS technology. Keywords: CMOS circuits, DC analysis, Miller amplifier, Miller Compensation, Spice, Teaching

Implementación de Circuitos Self-Timed de 2 y 4 Fases en FPGAs

Versión electrónica de la ponencia presentada en Jornadas de Computación Reconfigurable y Aplicaciones, celebrado en Madrid en 2003Aunque los dispositivos programables tipo FPGAs están diseñados para la implementación eficiente de circuitos síncronos, en la actualidad constituyen la única opción disponible para prototipado rápido de circuitos self-timed. En este artículo se presentan algunas ideas para el diseño de estos circuitos en FPGAs, para dos principales protocolo: 2 y 4 fases. Como caso de estudio, se ha elegido la multiplicación binaria. Se ilustra el funcionamiento de estos circuitos y se realiza una comparación entre las dos opciones de sincronización. También se resumen los principales resultados en área, velocidad, retardo de pistas y fanout. Como marco tecnológico se utiliza una FPGA Xilinx Virtex II

Implementación de un multiplicador de punto flotante de doble precisión basado en el estándar IEEE 754-2008

Este artículo presenta la síntesis, a partir de la descripción en VHDL de un multiplicador de punto flotante, basado en el estándar para Aritmética de Punto Flotante de IEEE (754™-2008) para microprocesadores, del cual se utiliza el formato binario para precisión doble de 64 bits. El estándar define formatos para representar diferentes tipos de datos los cuales son: normal, subnormal, cero positivo, cero negativo, infinito positivo, infinito negativo y un no número (NaN). Muchas aplicaciones basadas en procesadores embebidos requieren la capacidad para realizar operaciones aritméticas de punto flotante, lo cual es fundamental para una mejor precisión y desempeño del sistema en el procesamiento de los datos. Además de definir una solución de hardware, también, se implementa el diseño de un multiplicador de punto fijo, mediante el algoritmo de Booth.Palabra(s) Clave(s): FPGAS, IEEE-754, multiplicación, punto flotante, VHDL

Implementación y optimización del uso de DPS en FPGA en diseño de circuitos a medida para calcular determinantes de orden 4

En este artículo se presenta el diseño e implementación de dos circuitos digitales a medida para el cálculo de determinantes de matrices de orden 4, mediante el algoritmo del Teorema de Laplace, utilizando números enteros de 8 bits. Se analizan los resultados de la implementación de los circuitos enfocados desde dos perspectivas, la primera instanciando un módulo que calcula determinantes de orden 3, mientras que enla segunda, las multiplicaciones se realizan de manera directa en el mismo bloque, reduciendo así la cantidad de unidades DSP necesarios para obtener el resultado final.En ambos casos se comparan tanto la ocupación y los tiempos de respuesta. Por otro lado, la descripción del circuito se realizó en Lenguaje de Descripción de Hardware (HDL) en el software ISE de Xilinx.Palabra(s) Clave(s): determinante, DSP, FPGA, teorema de Laplace

Implementación de una estructura neuronal celular en hardware reconfigurable

El siguiente artículo presenta el diseño e implementación de una red neuronal celular (CNN) desarrollado en dispositivos reconfigurables FPGA con aplicaciones para procesamiento digital de imágenes en escala de grises a ocho bits y dimensión M x N.La CNN es capaz de hacer el procesamiento mediante una exploración sobre todo el patrón de entrada, desplazando por bloques la matriz para procesar la imagen. La red propuesta consiste en una matriz de 24 elementos de procesamiento, constituidos por unidades aritméticas independientes que determinan su valor, colocados en una malla rectangular de cuatro filas por seis columnas. Se describe un conjunto de enlaces programables que permiten modificar la salida mediante el tipo de conectividad definido.El diseño fue desarrollado utilizando lenguaje de descripción de hardware VHDL. La implementación se realizó en un dispositivo FPGA Xilinx® de la familia Virtex-6. Se muestra la simulación, así como los resultados en área de ocupación y latencia.Palabra(s) Clave(s): CNN, FPGA, procesamiento digital de imágenes

A Digital Predistortion Technique Based on a NARX Network to Linearize GaN Class F Power Amplifiers (poster)

This work presents a novel Digital Predistortion (DPD) scheme based on a NARX network, suitable for linearizing power amplifiers (PAs). The NARX network is a Recurrent Neural Network (RNN) with embedded memory that allows efficient modeling of nonlinear systems. Its neural architecture is very effective to model long term dependencies, such as the typical memory effects of PAs. To demonstrate the feasibility of the NARX network as a DPD system, a GaN class F PA with two LTE signals with 5 MHz of bandwidth is used. Experimental results show a distortion correction better than 10 dB

Arquitectura genérica de una red en chip de enrutamiento unidireccional en FPGA

El constante aumento de los componentes que contiene un sistema on-chip ha incrementado la complejidad de comunicación entre los elementos de procesamiento (EPs) del sistema. Un recurso utilizado para disminuir la complejidad es el diseño de enrutamiento de conexiones (cableado), el cual ha sido suficiente para interconectar algunos EPs, dicho diseño se conoce como redes en chip o por sus siglas en inglés NoC (Network on Chip), de manera alternativa, enrutar paquetes permite una mayor escalabilidad de las redes, tener una latencia aceptable y una utilización moderada de área. Sin embargo, las redes en chip (NoC) suelen ser implementadas en tecnologías rígidas y deterministas como los ASIC (Circuito Integrado de Aplicación Específica), limitando la flexibilidad, arquitectura y modularidad que ofrece una NoC de enrutamiento de paquetes. Este trabajo propone una arquitectura de una red en chip de switcheo o enrutamiento unidireccional utilizando un router genérico para topología de mariposa, de enrutamiento de paquetes, implementado en una FPGA de la familia Xilinx. Donde el diseño permite enviar paquetes desde 16 puntos de origen, hacia 16 puntos de destino, así como la flexibilidad de enviar paquetes de diferentes tamaños, divididos enflits. Este diseño tiene como resultado una arquitectura compacta, permitiendo dejar el mayor espacio posible para los EPs.Palabra(s) Clave(s): arquitectura de router, control de flujo, FPGA, NoC, redes en chip

Reconocimiento de patrones de tensión-deformación de los ligamentos de una articulación. Implementación en Virtex II

Versión electrónica de la ponencia presentada en III Jornadas de Computación Reconfigurable & FPGAs, celebrado en Madrid en 2003En este trabajo se presenta la implementación de un sistema electrónico de clasificación de patrones de señales de deformación-tensión para el estudio de los ligamentos de la rodilla. En esta experimentación preliminar, se han utilizado gatos de laboratorio. El objetivo es obtener las señales necesarias para realizar el análisis del comportamiento dinámico de los ligamentos estabilizadores de la rodilla. El sistema fue descrito en VHDL e implementado en una FPGA Xilinx Virtex II.Este trabajo se financia con el proyecto de investigación de referencia 01/0371 del Fondo de Investigaciones Sociosanitarias. El diseño y construcción de los sistemas basados en FPGAs y microcontroladores ha sido parcialmente financiado por el proyecto TIC 001- 2688-C03-03 del Ministerio de Ciencia y Tecnologí

DESIGN AND IMPLEMENTATION ON A FPGA OF A FACIAL RECOGNITION SYSTEM USING “EIGEN FACES”

Automated Facial recognition is a very complex problem due to the many factors that affect the way an image of a person’s face looks. Most of these have no relation to the actual identity of the person. The algorithms used to solve this issue can take advantage of a high level of parallelism and the applications require real time processing. For these reasons, an implementation on hardware is very convenient. In this article, such implementation is presented using a Xilinx Virtex 6 FPGA using one of the most common algorithms, called Eigen Faces

Reconocimiento de micro partículas de polen con algoritmos de procesamiento de imágenes implementados en dispositivos reconfigurables

Resumen: En este artículo se presenta una propuesta de un dispositivo capaz de identificar y enumerar las diversas familias de esporas de polen existentes a partir de una muestra obtenida. Este dispositivo cuenta con la implementación de dos algoritmos, el primero se enfoca al procesamiento de imágenes y el segundo a la extracción de firmas de las imágenes ya procesadas, de ésta forma es posible obtener la identificación y clasificación de cada una de las esporas de polen en la muestra, para así posteriormente hacer el conteo. Este proyecto se lleva a cabo utilizando una videocámara Costar SI-C400N adaptada a un microscopio, la tarjeta de desarrollo DE2i Altera, basada en un dispositivo Cyclone IV FPGA, memorias embebidas y un Softcore NIOS II. Esto será de gran utilidad en el área de la medicina, siendo más objetivos en el área de la alergología e inspección. Para la realización del proyecto se desarrollan las siguientes etapas, la primera está basada en la extracción de la imagen, esto se desarrolla con la ayuda de una videocámara montada en un microscopio con el cuál obtendremos el video de la muestra de esporas de polen a tratar. Se utiliza una videocámara la cual proporciona a su salida una señal analógica, dicha señal es introducida en la tarjeta para desarrollar el procesamiento adecuado. Al adquirir el video, éste es almacenado en la memoria SDRAM, la siguiente etapa se basa principalmente en leer el video almacenado y procesarlo correctamente con la ayuda del Softcore NIOS II, el cual tiene los algoritmos programados con lenguaje de alto nivel para hacer el procesamiento adecuado sobre el video entrante. En la tercera etapa, se guarda el video ya procesado en la memoria SRAM, para finalmente ser mostrado mediante el puerto VGA. Palabras clave: FPGA, Softcore NIOS II, memorias embebidas, Procesador, procesamiento de imágenes, sistemas embebidos, microscope, SDRAM memory, SRAM memory, VGA port