Lithographie directe à faisceaux d’électrons multiples pour les nœuds technologiques sub-20nm

For decades, the growth of the Semiconductor Industry (SI) has been driven by the paramount need for faster devices at a controlled cost primarily due to the shrinkage of chip transistors. The performances of future CMOS technology generations still rely on the decrease of the device dimensions. However, the photolithography is, today, the limiting factor for pattern miniaturization and the technology has been at a standstill since the development of 193-nm water-based immersion lithography. Moreover, another parameter limiting further semiconductor scaling is the transistor gate linewidth roughness (LWR), i.e. the standard deviation of the gate critical dimension (CD) along the line. The LWR needs to be controlled at the nanometer range to ensure good electrical performances of the future CMOS device. The lithography step is again identified as the root cause of the gate LWR. Indeed, the significant LWR (4-5 nm) of the patterns printed by photolithography is transferred into the gate during the subsequent plasma etching steps, resulting in a final gate LWR far above the sub-2 nm LWR targeted for the sub-20 nm technological nodes. In order to continue scaling down feature sizes of devices, the semiconductor industry is waiting for the maturity of next generation lithographies (NGL). Among NGL, one can find the promising mask-less direct-write techniques (ML2) in which multiple electron beam lithography (multibeam lithography) is regarded as a serious candidate for providing high resolution structures at a low cost. The firm MAPPER Lithography, associated with CEA-LETI is working on the development of such a technology. The aim of this work is to contribute to the development of a low energy (5 keV) multibeam technology and to focus on the improvement of the LWR of the printed patterns. Several process parameters have been investigated to decrease the LWR: the effect of a specific writing strategy, the influence of the under layers and the introduction of post-lithographic treatments such as plasma treatments or thermal annealing. This work has shown that by combining a biased writing strategy with H2 plasma treatment, a 41% LWR decrease could be obtained. Although this performance is still above the ITRS requirements, this work opens the pace for LWR optimization with multi-beam lithography.Depuis de nombreuses années, l'industrie microélectronique s'est engagée dans une course à l'augmentation des performances et à la diminution des coûts de ses dispositifs grâce à la miniaturisation de ces derniers. La génération de ces structures de petites dimensions repose essentiellement sur l'étape de lithographie. Dans cette optique, plusieurs techniques de lithographie nouvelle génération (NGL) sont en cours de développement afin de pouvoir répondre aux besoins de l'industrie pour les nœuds technologiques inférieurs à 20 nm. Parmi elles, les solutions de lithographie à faisceaux d'électrons multiples semblent très prometteuses grâce à leur écriture directe sans masque (ML2), ainsi que leur coût et encombrement réduits. Le CEA-LETI s'est associé à l'entreprise Mapper Lithography basée aux Pays-Bas afin d'aider au développement d'une technologie de lithographie électronique à faisceaux d'électrons multiples basse énergie (d'énergie 5 keV). Les travaux de thèse de ce manuscrit visent à contribuer au développement de cette technologie qui pourrait à terme permettre de réaliser des dispositifs CMOS pour les nœuds technologiques actuels et futurs. L'intégration d'une nouvelle technique de lithographie dans l'industrie repose sur 3 grands critères du procédé lithographique, la production horaire (sensibilité), la résolution (taille minimale des structures réalisées) et la rugosité de ligne. La rugosité de ligne est devenue l'un des paramètres les plus critiques limitant à l'heure actuelle la miniaturisation et pour cause cette dernière impacte de manière négative les performances des dispositifs. Alors que l'ITRS préconise une rugosité de ligne inférieure à 1.7 nm pour les futurs nœuds technologiques inférieurs à 20 nm, les lithographies actuelles ne permettent pas d'obtenir des rugosités inférieures à 4-5 nm. Les travaux de cette thèse visent la minimisation de la rugosité de ligne de résine imprimée par lithographie électronique en proposant des stratégies alternatives d'écriture ou en modifiant les empilements de matériaux sous-jacents la résine, ou encore par l'introduction de traitements post-lithographiques tels que des recuits thermiques ou des traitements plasma. Les études ont montré qu'en combinant une stratégie d'écriture et un traitement plasma à base de dihydrogène une réduction de 41% du LWR pouvait être obtenue

High mobility SiMOSFETs fabricated in a full 300mm CMOS process

The quality of the semiconductor–barrier interface plays a pivotal role in the demonstration of high quality reproducible quantum dots for quantum information processing. In this work, we have measured SiMOSFET Hall bars on undoped Si substrates in order to investigate the device quality. For devices fabricated in a full complementary metal oxide semiconductor (CMOS) process and of very thin oxide below a thickness of 10 nm, we report a record mobility of 17.5 × 103 cm2 V−1 s−1 indicating a high quality interface, suitable for future qubit applications. We also study the influence of gate materials on the mobilities and discuss the underlying mechanisms, giving insight into further material optimization for large scale quantum processors

Low charge noise quantum dots with industrial CMOS manufacturing

Silicon spin qubits are among the most promising candidates for large scale quantum computers, due to their excellent coherence and compatibility with CMOS technology for upscaling. Advanced industrial CMOS process flows allow wafer-scale uniformity and high device yield, but off the shelf transistor processes cannot be directly transferred to qubit structures due to the different designs and operation conditions. To therefore leverage the know-how of the micro-electronics industry, we customize a 300mm wafer fabrication line for silicon MOS qubit integration. With careful optimization and engineering of the MOS gate stack, we report stable and uniform quantum dot operation at the Si/SiOx interface at milli-Kelvin temperature. We extract the charge noise in different devices and under various operation conditions, demonstrating a record-low average noise level of 0.61 ${\mu}$eV/${\sqrt{Hz}}$ at 1 Hz and even below 0.1 ${\mu}$eV/${\sqrt{Hz}}$ for some devices and operating conditions. By statistical analysis of the charge noise with different operation and device parameters, we show that the noise source can indeed be well described by a two-level fluctuator model. This reproducible low noise level, in combination with uniform operation of our quantum dots, marks CMOS manufactured MOS spin qubits as a mature and highly scalable platform for high fidelity qubits.Comment: 22 pages, 13 figure

Multibeam lithography for sub20nm technological nodes

Depuis de nombreuses années, l'industrie microélectronique s'est engagée dans une course à l'augmentation des performances et à la diminution des coûts de ses dispositifs grâce à la miniaturisation de ces derniers. La génération de ces structures de petites dimensions repose essentiellement sur l'étape de lithographie. Dans cette optique, plusieurs techniques de lithographie nouvelle génération (NGL) sont en cours de développement afin de pouvoir répondre aux besoins de l'industrie pour les nœuds technologiques inférieurs à 20 nm. Parmi elles, les solutions de lithographie à faisceaux d'électrons multiples semblent très prometteuses grâce à leur écriture directe sans masque (ML2), ainsi que leur coût et encombrement réduits. Le CEA-LETI s'est associé à l'entreprise Mapper Lithography basée aux Pays-Bas afin d'aider au développement d'une technologie de lithographie électronique à faisceaux d'électrons multiples basse énergie (d'énergie 5 keV). Les travaux de thèse de ce manuscrit visent à contribuer au développement de cette technologie qui pourrait à terme permettre de réaliser des dispositifs CMOS pour les nœuds technologiques actuels et futurs. L'intégration d'une nouvelle technique de lithographie dans l'industrie repose sur 3 grands critères du procédé lithographique, la production horaire (sensibilité), la résolution (taille minimale des structures réalisées) et la rugosité de ligne. La rugosité de ligne est devenue l'un des paramètres les plus critiques limitant à l'heure actuelle la miniaturisation et pour cause cette dernière impacte de manière négative les performances des dispositifs. Alors que l'ITRS préconise une rugosité de ligne inférieure à 1.7 nm pour les futurs nœuds technologiques inférieurs à 20 nm, les lithographies actuelles ne permettent pas d'obtenir des rugosités inférieures à 4-5 nm. Les travaux de cette thèse visent la minimisation de la rugosité de ligne de résine imprimée par lithographie électronique en proposant des stratégies alternatives d'écriture ou en modifiant les empilements de matériaux sous-jacents la résine, ou encore par l'introduction de traitements post-lithographiques tels que des recuits thermiques ou des traitements plasma. Les études ont montré qu'en combinant une stratégie d'écriture et un traitement plasma à base de dihydrogène une réduction de 41% du LWR pouvait être obtenue.For decades, the growth of the Semiconductor Industry (SI) has been driven by the paramount need for faster devices at a controlled cost primarily due to the shrinkage of chip transistors. The performances of future CMOS technology generations still rely on the decrease of the device dimensions. However, the photolithography is, today, the limiting factor for pattern miniaturization and the technology has been at a standstill since the development of 193-nm water-based immersion lithography. Moreover, another parameter limiting further semiconductor scaling is the transistor gate linewidth roughness (LWR), i.e. the standard deviation of the gate critical dimension (CD) along the line. The LWR needs to be controlled at the nanometer range to ensure good electrical performances of the future CMOS device. The lithography step is again identified as the root cause of the gate LWR. Indeed, the significant LWR (4-5 nm) of the patterns printed by photolithography is transferred into the gate during the subsequent plasma etching steps, resulting in a final gate LWR far above the sub-2 nm LWR targeted for the sub-20 nm technological nodes. In order to continue scaling down feature sizes of devices, the semiconductor industry is waiting for the maturity of next generation lithographies (NGL). Among NGL, one can find the promising mask-less direct-write techniques (ML2) in which multiple electron beam lithography (multibeam lithography) is regarded as a serious candidate for providing high resolution structures at a low cost. The firm MAPPER Lithography, associated with CEA-LETI is working on the development of such a technology. The aim of this work is to contribute to the development of a low energy (5 keV) multibeam technology and to focus on the improvement of the LWR of the printed patterns. Several process parameters have been investigated to decrease the LWR: the effect of a specific writing strategy, the influence of the under layers and the introduction of post-lithographic treatments such as plasma treatments or thermal annealing. This work has shown that by combining a biased writing strategy with H2 plasma treatment, a 41% LWR decrease could be obtained. Although this performance is still above the ITRS requirements, this work opens the pace for LWR optimization with multi-beam lithography