Escalonamento redirecionável de código sob restrições de tempo real

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Ciência da Computação.A evolução dos sistemas computacionais deu origem aos systems-on-chip ou SoCs, onde diversos componentes (como memória, barramentos e processador(es)) estão presentes em um único circuito integrado. Os SoCs possivelmente contêm múltiplos processadores de diferentes tipos, portanto a exploração de seu espaço de projeto requer ferramentas redirecionáveis. O aumento da complexidade de tais sistemas, juntamente com a diminuição do time-to-market e a necessidade de iniciar-se o desenvolvimento do software embarcado o mais cedo possível, deu origem à modelagem no nível de transações ou TLM (transaction-level modeling). O projeto inicia-se com um modelo TLM atemporal, mas a posterior anotação de restrições temporais exige que o software embarcado seja revisado, sendo úteis ferramentas de análise de restrições temporais pós-compilação. Esta dissertação descreve uma técnica automaticamente redirecionável que combina análise de restrições temporais e escalonamento de código assembly. A técnica baseia se na extração de informações específicas da arquitetura-alvo através de uma descrição formal do processador e na codificação de restrições temporais e de precedência em uma representação unificada usando grafos. Resultados experimentais mostram que a técnica não somente lida eficientemente com restrições temporais, mas também as explora para guiar as otimizações. São apresentados resultados para os processadores MIPS, PowerPC e SPARC, onde acelerações na execução do código de até 1,3 vezes foram obtidas em relação ao código pré-otimizado. Este trabalho aborda ainda um estudo da viabilidade de se integrar a técnica proposta em um tradutor binário, contribuindo para que, ao se traduzir código compilado de uma arquitetura para outra, o código traduzido resulte otimizado. Resultados preliminares são apresentados como um forte indício de viabilidade

Seleção de padrões de codigo para sintese de datapaths especializados

Orientadores: Rodolfo Jardim de Azevedo, Guido Costa Souza de AraujoDissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Matematica, Estatistica e Computação CientificaMestradoMestre em Matemátic

Avaliação experimental de um gerador de testes dirigidos para a verificação de memória compartilhada em multicore chips

TCC(graduação) - Universidade Federal de Santa Catarina. Centro Tecnológico. Ciências da Computação.No contexto de verificação de memória compartilhada em multicore chips, este trabalho propõe uma avaliação crítica da geração automática de testes dirigidos quando baseada em Programação Genética. A metodologia consiste na comparação do gerador McVerSi (que representa o estado da arte) com geradores de testes aleatórios (que representam a base de geradores dirigidos por cobertura). Dois geradores de testes aleatórios são utilizados: um deles (McVerSi_Rand) pressupõe uma restrição do espaço de endereçamento imposta estaticamente antes de disparar a geração, o outro (IRTG) admite a variação dinâmica de restrições impostas ao espaço de endereçamento. Os três geradores são comparados de acordo com duas métricas: cobertura estrutural dos controladores de cache e esforço requerido na detecção de erros de coerência de memória

Uma perspectiva multiparadigmatica para implementação de modelos conexionistas

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnologico2012-10-16T09:36:32

Dyretiva: um método para a verificação das restrições temporais em sistemas embarcados

The Dyretiva is a method used for verifying the time constraints of embedded realtime systems. The verification is performed by monitoring the embedded software when it is running in an embedded hardware. The Dyretiva method takes into account the resource constrained nature of embedded systems and the time bounded nature of real-time systems. The method is comprised by a monitoring approach and a fault model. The monitoring approach defines the physical and the logical interfaces used in the observation of the system under test, as well as the strategies used for an optimized trace data collection. The fault model identifies relationships and components of the system under test that are most likely to have time faults. To demonstrate Dyretiva concepts, a set of support tools called SoftScope has been developed. SoftScope is comprised of a source code pre-instrumentation tool, a source code instrumentation tool, a hybrid monitor, a program for controlling the hybrid monitor, programs for filtering and analyzing trace data, and a graphical presentation tool. The Dyretiva method and the SoftScope tool set are an integral part of the work-inprogress PERF project, which is under development in the LIT (Laboratory of Embedded Systems Innovation and Technology), at the UTFPR (Federal Technological University of Paraná State). The objective of the PERF project is to build a complete environment suitable for the development of embedded and real-time systems.O Dyretiva é um método desenvolvido para utilização na fase de testes de sistemas embarcados operando em tempo real e, em especial, na verificação das restrições temporais do sistema. Como a fase de testes situa-se no final do processo de desenvolvimento, quando o hardware está disponível e o software codificado, a verificação temporal é feita por meio de monitoração do sistema sob teste. As principais premissas do Dyretiva são considerar a limitação de recursos dos sistemas embarcados e as características intrínsecas dos sistemas em tempo real. O método é definido por uma abordagem de monitoração e por um modelo de falta. A abordagem de monitoração define a interface física e lógica necessárias para observar o sistema sob teste, bem como as estratégias de utilização que permitem otimizar a coleta de dados. O modelo de falta identifica as relações e componentes do sistema onde existe maior probabilidade de encontrar os erros procurados. Para demonstrar os conceitos do Dyretiva, um conjunto de ferramentas de apoio a aplicação do método foi construído. Este conjunto, chamado de SoftScope, é composto por seis ferramentas: um pré-instrumentador de código, um instrumentador de código, um monitor, um programa de controle do monitor, programas para filtragem e análise dos dados capturados e um programa de visualização dos resultados. O Dyretiva e o SoftScope são parte integrante do projeto PERF, que está em andamento no LIT (Laboratório de Inovação e Tecnologia em Sistemas Embarcados) da UTFPR (Universidade Tecnológica Federal do Paraná), cujo objetivo é construir um ambiente completo para o desenvolvimento de sistemas embarcados operando em tempo real

Aspectos da modelagem em SYSML ligados à seleção de processador para sistema embutido

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia Elétrica.Existe atualmente uma enorme variedade de equipamentos específicos cujo controlador microprocessado está embutido nos mesmos. Tais sistemas computacionais são embutidos como componentes dentro de um sistema maior. Na perspectiva da computação, tais sistemas são conhecidos como sistemas computacionais embutidos (embedded computer system), ou simplesmente sistemas embutidos (embedded systems). A grande maioria dos sistemas embutidos são programados e incluem componentes de hardware e de software. Para suportar o projeto de tais sistemas uma nova metodologia de projeto vem sendo desenvolvida denominada hardware/software co-design. Além do hardware/software co-design, é muito importante uma metodologia que leve a seleção do elemento de processamento ideal para a realização da tarefa específica do sistema embutido. O aumento de complexidade e variedade dos equipamentos com processador embutido gera a necessidade de uma abordagem interdisciplinar no processo de desenvolvimento desses equipamentos, envolvendo as áreas de engenharia de software, mecânica, elétrica e eletrônica. Neste sentido, está sendo especificada pela OMG uma linguagem de modelagem, denominada SysML (System Modelling Language), que pretende incluir em uma única especificação uma visão integrada do sistema, incluindo hardware, software e partes eletro-mecânicas. A dissertação faz um levantamento dos métodos e critérios empregados na seleção do processador a ser utilizado em um sistema embutido. As sugestões e métodos presentes na literatura são descritos, classificados e analisados. São modelados dois estudos de casos utilizando a linguagem de modelagem SysML. A partir da modelagem é realizada uma avaliação prática da atual proposta da linguagem SysML, no sentido de identificar suas capacidades e suas limitações na modelagem de sistemas embutidos, são analisados as possibilidades de extração das informações relevantes à seleção do processador embutido

Avaliação experimental de um gerador de testes dirigidos para a verificação de memória compartilhada em multicore chips

TCC(graduação) - Universidade Federal de Santa Catarina. Centro Tecnológico. Ciências da Computação.No contexto de verificação de memória compartilhada em multicore chips, este trabalho propõe uma avaliação crítica da geração automática de testes dirigidos quando baseada em Programação Genética. A metodologia consiste na comparação do gerador McVerSi (que representa o estado da arte) com geradores de testes aleatórios (que representam a base de geradores dirigidos por cobertura). Dois geradores de testes aleatórios são utilizados: um deles (McVerSi_Rand) pressupõe uma restrição do espaço de endereçamento imposta estaticamente antes de disparar a geração, o outro (IRTG) admite a variação dinâmica de restrições impostas ao espaço de endereçamento. Os três geradores são comparados de acordo com duas métricas: cobertura estrutural dos controladores de cache e esforço requerido na detecção de erros de coerência de memória

Desenvolvimento de uma aplicação distribuída em um ambiente corporativo utilizando PVM

Há duas ações pelas quais se pode elevar o poder de processamento dos dados de uma empresa. A primeira é comprar um supercomputador multiprocessado, o que implicará gastos consideráveis com hardware, no desenvolvimento de aplicativo para controlar esses processadores. A segunda forma seria a construção de um cluster de workstation, usando algum ambiente de troca de mensagens. A segunda opção é bem mais acessível do que a primeira. Este projeto tem como prioridade valorizar a performance da aplicação paralela que será projetada, bem como desenvolver um algoritmo que seja capaz de balancear as cargas entre as diversas máquinas existentes no projeto. Dar autonomia para as máquinas escravos bem com gerencias os recursos dessas maquinas como memória, espaço em disco. Como exemplo para testar a máquina virtual, será utilizado um pequeno programa de cálculo de integral, utilizando a técnica de áreas de trapézios. O balanceamento de carga será dividido proporcionalmente às velocidades do processador de cada máquina

Implementação do algoritmo de Richardson-Lucy em arquiteturas reconfiguráveis aplicado ao problema de borramento de imagens

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Mecânica, 2015.Este trabalho apresenta a implementação em hardware de um algoritmo para a restauração para imagens que tenham sofrido degradação por movimento relativo entre a câmera e a cena (motion blur). O borramento da imagem é modelado matematicamente com o processo de convolução entre a função de degradação (Point Spread Function-PSF) e a imagem real, sendo a restauração da imagem real o processo inverso (deconvolução). O algoritmo de restauração implementado neste trabalho é conhecido como algoritmo de Richardson-Lucy (RLA). Neste caso, implementou-se o RLA em uma plataforma hardware FPGA (Field Programmable Gate Array) usando a linguagem de descrição de hardware VHDL (Very Hight Description Language), assumindo ausência de ruído aditivo no sistema de captura da imagem. A metodologia para avaliar a plataforma consistiu em simular a arquitetura projetada no ModelSim, fornecendo como dados de entradas as imagens degradadas. A degradação das imagens foi obtida usando a funções fspecial e imfilter do Matlab, as quais permitiram simular o borramento de imagens por movimentos da câmera (deslocamento e ângulo). Adicionalmente, a avaliação da qualidade das imagens coletadas foi realizada usando a métrica SR-SIM (Spectral Residual Based Similarity), assim como executando uma verificação visual das mesmas. O sistema implementado fornece um pixel processado por cada ciclo de relógio da FPGA, depois de um tempo de latência, sendo 12.425 vezes mais rápido que o mesmo algoritmo implementado no processador NIOS II. Adicionalmente foram feitas comparações rodando o algoritmo em um PC Intel Core-i3 a 3,2GHz. Neste caso, a implementação do algoritmo foi realizada usando a biblioteca OpenCV. Resultados de simulações e testes com imagens reais são apresentados para dar suporte à aplicabilidade em vídeo.This work presents the hardware implementation of an image restoration algorithm, in which the images are blurred by relative motion between camera and the scene. The blurred image process is mathematically modeled by a convolution process between the original image and the pointspread function (PSF) of the blurring system, being the image restoration the inverse process (a deconvolution process). The restoration algorithm that was implemented in this work is known as Richardson-Lucy (RLA) algorithm. In this case the RLA was implemented in an FPGA-based platform using the hardware description language VHDL (Very Hight Description Language), and assuming the absence of additive noise in the capturing image system. The methodology for evaluating the platform consists of simulating the designed architecture in the ModelSim platform, providing as data input the blurred images. The blurring process of the images was achieved by using the Matlab functions fspecial e imfilter, which allowed the simulation of blurred images by camera movements (displacement and angle). Additionally, the quality evaluation of the collected images was achieved using the SR-SIM (Spectral Residual Based Similarity) metric as well as by a visual verification of the images. The implemented system provides a processed pixel per clock cycle of the FPGA, after a latency time, being 12.425 times faster than the same algorithm implemented in software (running in the NIOS processor at 100 MHz). Additionally, comparisons have being done by running the same algorithm in a PC Intel Core-i3 with 3,2GHz. In this case, the algorithm implementation was developed using the OpenCV library. The results of simulations and respective testing with real images are also presented in order to give support to video applications

Suporte à geração semi-automatizada de adaptação para componentes no ambiente SEA

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-graduação em Ciência da ComputaçãoO Desenvolvimento de Sistemas Baseado em Componentes (DSBC) estabelece que uma aplicação, ou mesmo, outro componente seja construído através da integração de componentes já existentes. Esta visão quebra-cabeça do desenvolvimento de software só pode ser atingida quando tivermos bibliotecas de componentes da onde serão selecionados além de padrões para representar a interface e os mecanismos de conexão. Como usar um componente exatamente como ele é oferecido é muito difícil, o sucesso desta abordagem depende em muito da capacidade de adaptar os componentes existentes para efetivar o reuso