Система обчислення функцій на ПЛІС в онлайн режимі

Дана робота присвячена розробці пристрою для обчислення функцій у режимі онлайн, що реалізується на ПЛІС. Так як у даний момент індустрія ПЛІС активно розвивається, разом із тим зростає потреба їх застосування у різних галузях науки і техніки. Однак з розвитком обчислювальної здатності ПЛІС, кількість елементів взаємодії (елементів введення-виведення, піни) збільшується набагато повільніше, адже це напряму залежить від розміру схеми і також зростає можливість сповільнення роботи, або взагалі відмови системи, через надмірне споживання внутрішніх зв’язків. Запропонований обчислювач використовує метод порозрядного введення операндів у надлишковій системі, суміщене з ним виконання операцій та таке ж порозрядне виведення результату. Це призводить до скорочення необхідного часу обробки, кількості пінів та з’являється можливість динамічно керувати точністю результатів. Пристрій створений на основі рекурсивно-цифрового фільтру за допомогою мови опису апаратури VHDL та САПР Active-HDL. Синтез здійснювався з використанням САПР Quartus II на ПЛІС від компанії Altera: Cyclone III EP3C5E144A7.This work is devoted to the development of a device for calculating functions in online mode, which is implemented on FPGA. As the FPGA industry is currently actively developing, the need for their application in various fields of science and technology is growing. However, with the development of FPGA computing power, the number of interaction elements (I / O elements, pins) increases much more slowly, as it directly depends on the size of the circuit and also increases the possibility of slowing down or system failure, due to excessive consumption of internal connections. The proposed calculation system uses the method of bitwise input of operands in the redundant system, dependent operations overlapping and the same bitwise output of the result. This reduces the processing time; the number of pins and it is possible to dynamically control the accuracy of the results. The device is based on a recursive digital filter using the VHDL description language and Active-HDL. The synthesis was performed using Quartus II on FPGA from Altera: Cyclone III EP3C5E144A7

High sample-rate Givens rotations for recursive least squares

The design of an application-specific integrated circuit of a parallel array processor is considered for recursive least squares by QR decomposition using Givens rotations, applicable in adaptive filtering and beamforming applications. Emphasis is on high sample-rate operation, which, for this recursive algorithm, means that the time to perform arithmetic operations is critical. The algorithm, architecture and arithmetic are considered in a single integrated design procedure to achieve optimum results. A realisation approach using standard arithmetic operators, add, multiply and divide is adopted. The design of high-throughput operators with low delay is addressed for fixed- and floating-point number formats, and the application of redundant arithmetic considered. New redundant multiplier architectures are presented enabling reductions in area of up to 25%, whilst maintaining low delay. A technique is presented enabling the use of a conventional tree multiplier in recursive applications, allowing savings in area and delay. Two new divider architectures are presented showing benefits compared with the radix-2 modified SRT algorithm. Givens rotation algorithms are examined to determine their suitability for VLSI implementation. A novel algorithm, based on the Squared Givens Rotation (SGR) algorithm, is developed enabling the sample-rate to be increased by a factor of approximately 6 and offering area reductions up to a factor of 2 over previous approaches. An estimated sample-rate of 136 MHz could be achieved using a standard cell approach and O.35pm CMOS technology. The enhanced SGR algorithm has been compared with a CORDIC approach and shown to benefit by a factor of 3 in area and over 11 in sample-rate. When compared with a recent implementation on a parallel array of general purpose (GP) DSP chips, it is estimated that a single application specific chip could offer up to 1,500 times the computation obtained from a single OP DSP chip