Covert Bits Through Queues

We consider covert communication using a queuing timing channel in the presence of a warden. The covert message is encoded using the inter-arrival times of the packets, and the legitimate receiver and the warden observe the inter-departure times of the packets from their respective queues. The transmitter and the legitimate receiver also share a secret key to facilitate covert communication. We propose achievable schemes that obtain non-zero covert rate for both exponential and general queues when a sufficiently high rate secret key is available. This is in contrast to other channel models such as the Gaussian channel or the discrete memoryless channel where only $\mathcal{O}(\sqrt{n})$ covert bits can be sent over $n$ channel uses, yielding a zero covert rate.Comment: To appear at IEEE CNS, October 201

Modelling, Dimensioning and Optimization of 5G Communication Networks, Resources and Services

This reprint aims to collect state-of-the-art research contributions that address challenges in the emerging 5G networks design, dimensioning and optimization. Designing, dimensioning and optimization of communication networks resources and services have been an inseparable part of telecom network development. The latter must convey a large volume of traffic, providing service to traffic streams with highly differentiated requirements in terms of bit-rate and service time, required quality of service and quality of experience parameters. Such a communication infrastructure presents many important challenges, such as the study of necessary multi-layer cooperation, new protocols, performance evaluation of different network parts, low layer network design, network management and security issues, and new technologies in general, which will be discussed in this book

WN: COGNET: Cognitive radio networks based on OFDM

Issued as final reportNational Science Foundation (U.S.

Adaptive memory hierarchies for next generation tiled microarchitectures

Les últimes dècades el rendiment dels processadors i de les memòries ha millorat a diferent ritme, limitant el rendiment dels processadors i creant el conegut memory gap. Sol·lucionar aquesta diferència de rendiment és un camp d'investigació d'actualitat i que requereix de noves sol·lucions. Una sol·lució a aquest problema són les memòries “cache”, que permeten reduïr l'impacte d'unes latències de memòria creixents i que conformen la jerarquia de memòria. La majoria de d'organitzacions de les “caches” estan dissenyades per a uniprocessadors o multiprcessadors tradicionals. Avui en dia, però, el creixent nombre de transistors disponible per xip ha permès l'aparició de xips multiprocessador (CMPs). Aquests xips tenen diferents propietats i limitacions i per tant requereixen de jerarquies de memòria específiques per tal de gestionar eficientment els recursos disponibles. En aquesta tesi ens hem centrat en millorar el rendiment i la eficiència energètica de la jerarquia de memòria per CMPs, des de les “caches” fins als controladors de memòria. A la primera part d'aquesta tesi, s'han estudiat organitzacions tradicionals per les “caches” com les privades o compartides i s'ha pogut constatar que, tot i que funcionen bé per a algunes aplicacions, un sistema que s'ajustés dinàmicament seria més eficient. Tècniques com el Cooperative Caching (CC) combinen els avantatges de les dues tècniques però requereixen un mecanisme centralitzat de coherència que té un consum energètic molt elevat. És per això que en aquesta tesi es proposa el Distributed Cooperative Caching (DCC), un mecanisme que proporciona coherència en CMPs i aplica el concepte del cooperative caching de forma distribuïda. Mitjançant l'ús de directoris distribuïts s'obté una sol·lució més escalable i que, a més, disposa d'un mecanisme de marcatge més flexible i eficient energèticament. A la segona part, es demostra que les aplicacions fan diferents usos de la “cache” i que si es realitza una distribució de recursos eficient es poden aprofitar els que estan infrautilitzats. Es proposa l'Elastic Cooperative Caching (ElasticCC), una organització capaç de redistribuïr la memòria “cache” dinàmicament segons els requeriments de cada aplicació. Una de les contribucions més importants d'aquesta tècnica és que la reconfiguració es decideix completament a través del maquinari i que tots els mecanismes utilitzats es basen en estructures distribuïdes, permetent una millor escalabilitat. ElasticCC no només és capaç de reparticionar les “caches” segons els requeriments de cada aplicació, sinó que, a més a més, és capaç d'adaptar-se a les diferents fases d'execució de cada una d'elles. La nostra avaluació també demostra que la reconfiguració dinàmica de l'ElasticCC és tant eficient que gairebé proporciona la mateixa taxa de fallades que una configuració amb el doble de memòria.Finalment, la tesi es centra en l'estudi del comportament de les memòries DRAM i els seus controladors en els CMPs. Es demostra que, tot i que els controladors tradicionals funcionen eficientment per uniprocessadors, en CMPs els diferents patrons d'accés obliguen a repensar com estan dissenyats aquests sistemes. S'han presentat múltiples sol·lucions per CMPs però totes elles es veuen limitades per un compromís entre el rendiment global i l'equitat en l'assignació de recursos. En aquesta tesi es proposen els Thread Row Buffers (TRBs), una zona d'emmagatenament extra a les memòries DRAM que permetria guardar files de dades específiques per a cada aplicació. Aquest mecanisme permet proporcionar un accés equitatiu a la memòria sense perjudicar el seu rendiment global. En resum, en aquesta tesi es presenten noves organitzacions per la jerarquia de memòria dels CMPs centrades en la escalabilitat i adaptativitat als requeriments de les aplicacions. Els resultats presentats demostren que les tècniques proposades proporcionen un millor rendiment i eficiència energètica que les millors tècniques existents fins a l'actualitat.Processor performance and memory performance have improved at different rates during the last decades, limiting processor performance and creating the well known "memory gap". Solving this performance difference is an important research field and new solutions must be proposed in order to have better processors in the future. Several solutions exist, such as caches, that reduce the impact of longer memory accesses and conform the system memory hierarchy. However, most of the existing memory hierarchy organizations were designed for single processors or traditional multiprocessors. Nowadays, the increasing number of available transistors has allowed the apparition of chip multiprocessors, which have different constraints and require new ad-hoc memory systems able to efficiently manage memory resources. Therefore, in this thesis we have focused on improving the performance and energy efficiency of the memory hierarchy of chip multiprocessors, ranging from caches to DRAM memories. In the first part of this thesis we have studied traditional cache organizations such as shared or private caches and we have seen that they behave well only for some applications and that an adaptive system would be desirable. State-of-the-art techniques such as Cooperative Caching (CC) take advantage of the benefits of both worlds. This technique, however, requires the usage of a centralized coherence structure and has a high energy consumption. Therefore we propose the Distributed Cooperative Caching (DCC), a mechanism to provide coherence to chip multiprocessors and apply the concept of cooperative caching in a distributed way. Through the usage of distributed directories we obtain a more scalable solution and, in addition, has a more flexible and energy-efficient tag allocation method. We also show that applications make different uses of cache and that an efficient allocation can take advantage of unused resources. We propose Elastic Cooperative Caching (ElasticCC), an adaptive cache organization able to redistribute cache resources dynamically depending on application requirements. One of the most important contributions of this technique is that adaptivity is fully managed by hardware and that all repartitioning mechanisms are based on distributed structures, allowing a better scalability. ElasticCC not only is able to repartition cache sizes to application requirements, but also is able to dynamically adapt to the different execution phases of each thread. Our experimental evaluation also has shown that the cache partitioning provided by ElasticCC is efficient and is almost able to match the off-chip miss rate of a configuration that doubles the cache space. Finally, we focus in the behavior of DRAM memories and memory controllers in chip multiprocessors. Although traditional memory schedulers work well for uniprocessors, we show that new access patterns advocate for a redesign of some parts of DRAM memories. Several organizations exist for multiprocessor DRAM schedulers, however, all of them must trade-off between memory throughput and fairness. We propose Thread Row Buffers, an extended storage area in DRAM memories able to store a data row for each thread. This mechanism enables a fair memory access scheduling without hurting memory throughput. Overall, in this thesis we present new organizations for the memory hierarchy of chip multiprocessors which focus on the scalability and of the proposed structures and adaptivity to application behavior. Results show that the presented techniques provide a better performance and energy-efficiency than existing state-of-the-art solutions

Contribution to resource management in cellular access networks with limited backhaul capacity

La interfaz radio de los sistemas de comunicaciones móviles es normalmente considerada como la única limitación de capacidad en la red de acceso radio. Sin embargo, a medida que se van desplegando nuevas y más eficientes interfaces radio, y de que el tráfico de datos y multimedia va en aumento, existe la creciente preocupación de que la infraestructura de transporte (backhaul) de la red celular pueda convertirse en el cuello de botella en algunos escenarios. En este contexto, la tesis se centra en el desarrollo de técnicas de gestión de recursos que consideran de manera conjunta la gestión de recursos en la interfaz radio y el backhaul. Esto conduce a un nuevo paradigma donde los recursos del backhaul se consideran no sólo en la etapa de dimensionamiento, sino que además son incluidos en la problemática de gestión de recursos. Sobre esta base, el primer objetivo de la tesis consiste en evaluar los requerimientos de capacidad en las redes de acceso radio que usan IP como tecnología de transporte, de acuerdo a las recientes tendencias de la arquitectura de red. En particular, se analiza el impacto que tiene una solución de transporte basada en IP sobre la capacidad de transporte necesaria para satisfacer los requisitos de calidad de servicio en la red de acceso. La evaluación se realiza en el contexto de la red de acceso radio de UMTS, donde se proporciona una caracterización detallada de la interfaz Iub. El análisis de requerimientos de capacidad se lleva a cabo para dos diferentes escenarios: canales dedicados y canales de alta velocidad. Posteriormente, con el objetivo de aprovechar totalmente los recursos disponibles en el acceso radio y el backhaul, esta tesis propone un marco de gestión conjunta de recursos donde la idea principal consiste en incorporar las métricas de la red de transporte dentro del problema de gestión de recursos. A fin de evaluar los beneficios del marco de gestión de recursos propuesto, esta tesis se centra en la evaluación del problema de asignación de base, como estrategia para distribuir el tráfico entre las estaciones base en función de los niveles de carga tanto en la interfaz radio como en el backhaul. Este problema se analiza inicialmente considerando una red de acceso radio genérica, mediante la definición de un modelo analítico basado en cadenas de Markov. Dicho modelo permite calcular la ganancia de capacidad que puede alcanzar la estrategia de asignación de base propuesta. Posteriormente, el análisis de la estrategia propuesta se extiende considerando tecnologías específicas de acceso radio. En particular, en el contexto de redes WCDMA se desarrolla un algoritmo de asignación de base basado en simulatedannealing cuyo objetivo es maximizar una función de utilidad que refleja el grado de satisfacción de las asignaciones respecto los recursos radio y transporte. Finalmente, esta tesis aborda el diseño y evaluación de un algoritmo de asignación de base para los futuros sistemas de banda ancha basados en OFDMA. En este caso, el problema de asignación de base se modela como un problema de optimización mediante el uso de un marco de funciones de utilidad y funciones de coste de recursos. El problema planteado, que considera que existen restricciones de recursos tanto en la interfaz radio como en el backhaul, es mapeado a un problema de optimización conocido como Multiple-Choice Multidimensional Knapsack Problem (MMKP). Posteriormente, se desarrolla un algoritmo de asignación de base heurístico, el cual es evaluado y comparado con esquemas de asignación basados exclusivamente en criterios radio. El algoritmo concebido se basa en el uso de los multiplicadores de Lagrange y está diseñado para aprovechar de manera simultánea el balanceo de carga en la intefaz radio y el backhaul.Postprint (published version