Coprocesadores dinámicamente reconfigurables en sistemas embebidos basados en FPGAs: Tesis doctoral

Tesis doctoral inédita leída en la Universidad Autónoma de Madrid. Escuela Politécnica Superior, Departamento de Ingeniería Informática. Fecha de lectura: 12-05-2006

Control de Micro-Redes de Energía Renovable a través de estructuras LFCS Reconfigurables en VHDL

Esta investigación presenta el diseño de un control basado en arquitectura LFCS (Linear Feedback Concurrent Structure), sobre hardware configurable en VHDL, para soluciones en el área de ingeniería sostenible. El modelo cuenta con la capacidad de ajustar sus parámetros de control de acuerdo a las condiciones dinámicas de un sistema reconfigurable de conversión de energía renovable. El método de diseño consiste en el modelado para hardware del elemento de procesamiento LFCS, obteniendo como resultado las ecuaciones descriptivas del modelo de control reconfigurable. Lo que permite concluir que este nuevo modelo de control presta grandes ventajas en control avanzado, integrando las bondades de las nuevas tecnologías. Uno de los aspectos de interés es que este modelo de control está diseñado en correspondencia para el control eficiente de sistemas de conversión de energía reconfigurables, con el propósito de promover el diseño sostenible de producción de energía alternativa, con responsabilidad ambiental y esquemas con capacidad de adaptación que superan la obsolescencia programada, siendo más ecológicos y con alta capacidad de cómputo

Una implementación hardware optimizada para el operador exponenciación modular

Este documento muestra la optimización del operador Exponenciación Modular, aprovechando la gran flexibilidad de diseño que ofrecen el lenguaje VHDL y los dispositivos tipo FPGA. Debido a que el diseño se hace en un entorno limitado en hardware, la función de costo usada para la optimización considera tanto el tiempo de ejecución (desempeño) del operador, como el área ocupada por el mismo. La optimización se hace teniendo en cuenta tres alternativas distintas para la implementación del operador. Finalmente se comparan estas alternativas en términos de las funciones de costo asociadas a cada una y se discute la viabilidad de su implementación en entornos específicos

Implementaciones hardware de circuitos aritméticos sobre cuerpos finitos (Hardwareimolementations of arithmetic circuits over finite field)

La aritmética sobre cuerpos finitos ha recibido mucho interés debido a su importancia en criptografía, control de errores de codificación y procesado de señales digitales. Una gran parte del tiempo de las rutinas criptográficas se dedica al cálculo de operaciones aritméticas sobre cuerpos finitos. Los sistemas que usan esta aritmética deben ser rápidos debido a los rendimientos requeridos en los sistemas de comunicación actuales. La suma en GF(2^m) es una operación XOR binaria independiente, puede ser realizada de forma rápida y sin retardo. Sin embargo otras operaciones son mucho más complejas y con mayor retardo. La eficiencia de las implementaciones hardware se mide en términos del número de puertas (XOR y AND) y del retardo total debido a esas puertas del circuito. El objetivo de este documento es hacer un estudio comparativo de diferentes circuitos aritméticos sobre GF(2^m), se utilizarán los cuerpos recomendados por el NIST y el SECG. Por su importancia, se han estudiado diferentes implementaciones para los algoritmos de multiplicación, tanto multiplicación serie como paralela junto con multiplicación dígito serie. Para el estudio de toras operaciones aritméticas, también se estudian algoritmos para obtener el cuadrado y el inverso de elementos pertencientes a GF(2^m). Para realizar este trabajo se implentarán los algoritmos mencionados en VHDL para FPGAs estudiando el consumo de área y tiempo de las operaciones comparando los resultados entre sí y con los obtenidos por otros autores. [ABSTRACT]Finite field arithmetic has received much attention due to its importance in cryptography, error control coding and digital signal processing. A large portion of time from the routines of the cryptographies algorithms is used in the calculation of arithmetic operations on finite fields. Systems using this arithmetic must be faster because of performance required in current communication systems. Addition in GF(2^m) is bit independent XOR operation, it can be implemented in fast and inexpensive ways. Nevertheless other operations are much more complex and expensive. The efficiency of the hardware implementations is measured in terms of the numbers of gates (XOR and AND) and of the total gate delay of the circuit. The aim of this document is to make a comparative study of different arithmetic circuits over GF(2^m), NIST and SECG recommended fields will be used. Due to multiplication is one of the most complex and important operation in finite field arithmetic, different implementations will be treated, parallel and serial along with digit-serial algorithms. To perform other operations, also inversion and square algorithms over GF(2^m) have been discussed. VHDL implementations of these algorithms for FPGAs have been realized to study time and area consumption and to compare the result each other and with other authors'results

Códigos Reed Solomon para Sistemas Distribuidos de Energías Renovables y Smart Grids a través de Dispositivos Electrónicos Inteligentes sobre Tecnología FPGA

This research presents the design of the Reed Solomon codes oriented to their implementation on FPGAs - Intelligent Electronic Devices in VHDL, for the control and communication system of Distributed Systems of Renewable Energies and Smart Grids. This allows us to build a dynamic reconfiguration model of the network, facilitating the adaptation of the energy conversion and distribution system to environmental conditions and the demand for electricity. The design method consists in the definition of the architecture, in hardware description language, for the dynamic configuration of remote control and communication terminals, in order to facilitate the intelligent coupling of network components and the incorporation of various sources. The results show the distributed control scheme, the description of the support for the IEDs, the general neural model, the report of synthesis and behavior of a Reed Solomon code (n, k), defined for the transmission of parameters of the Smart equipment. Grids In this way, areconfigurable model for the application of intelligent devices in the management of the reconfigurable electrical network is provided, opening a space for research on energy efficiency.Esta investigación presenta el diseño de los códigos Reed Solomon orientados a su implementación sobre FPGAs, para el sistema de control y comunicación de Sistemas Distribuidos de Energías Renovables y Smart Grids. Esto nos permite construir un modelo de red eléctrica con capacidad de reconfiguración dinámica, facilitando la adaptación del sistema de conversión y distribución de energía a las condiciones del entorno y la demanda de electricidad. El método de diseño consiste en la definición de la arquitectura, en lenguaje de descripción de hardware, para la configuración dinámica de terminales remotos, a fin facilitar el acoplamiento inteligente de componentes de red y la diversificación de fuentes de energías para la migración hacia sistemas de potencia carbon-free. Los resultados muestran el esquema de control distribuido, la descripción VHDL para configuración de módulos en los dispositivos electrónicos inteligentes – IEDs, el modelo neuronal general, el reporte de síntesis y comportamiento de un código Reed Solomon, definido para la transmisión de parámetros del equipo de las Smart Grids. De esta forma, se proporciona un modelo reconfigurable para la aplicación de dispositivos inteligentes en la gestión de la red eléctrica reconfigurable, abriendo un espacio para la investigación sobre la eficiencia energética. Se logra así una propuesta de innovación científica que integra aplicaciones tecnológicas prácticas y modelo lógico-matemático, basado en operadores de concatenación realimentada – LFCS (n,k), para el soporte de funciones de control y comunicación, que ofrecen grandes bondades al área de sistemas distribuidos de energías renovables

Uso eficiente de aritmética redundante en FPGAs

Hasta hace pocos años, la utilización de aritmética redundante en FPGAs había sido descartada por dos razones principalmente. En primer lugar, por el buen rendimiento que ofrecían los sumadores de acarreo propagado, gracias a la lógica de de acarreo que poseían de fábrica y al pequeño tamaño de los operandos en las aplicaciones típicas para FPGAs. En segundo lugar, el excesivo consumo de área que las herramientas de síntesis obtenían cuando mapeaban unidades que trabajan en carrysave. En este trabajo, se muestra que es posible la utilización de aritmética redundante carry-save en FPGAs de manera eficiente, consiguiendo un aumento en la velocidad de operación con un consumo de recursos razonable. Se ha introducido un nuevo formato redundante doble carry-save y se ha demostrado que la manera óptima para la realización de multiplicadores de elevado ancho de palabra es la combinación de multiplicadores empotrados con sumadores carry-save.Till a few years ago, redundant arithmetic had been discarded to be use in FPGA mainly for two reasons. First, the efficient results obtained using carry-propagate adders thanks to the carry-logic embedded in FPGAs and the small sizes of operands in typical FPGA applications. Second, the high number of resources that the synthesis tools utilizes to implement carry-save circuits. In this work, it is demonstrated that carry-save arithmetic can be efficiently used in FPGA, obtaining an important speed improvement with a reasonable area cost. A new redundant format, double carry-save, has been introduced, and the optimal implementation of large size multipliers has been shown based on embedded multipliers and carry-save adders

Optimización de recursos hardware para la operación de convolución utilizada en el procesamiento digital de señales

Esta tesis presenta varias arquitecturas sobre la unidad MAC (multiplica–acumula) para la optimización de la operación de convolución, que es ampliamente utilizada en el procesamiento digital de señales, sobre varios dispositivos electrónicos de bajo coste. Básicamente esta optimización se centra en las FPGA de Xilinx Spartan 3 y Spartan 6, utilizando aritmética redundante, en particular la aritmética carry–save. Este tipo de aritmética no se suele utilizar en las FPGAs debido a que aumenta el área consumida, pero en esta investigación se ha demostrado experimentalmente que cuando el número de operaciones MAC a realizar es elevado, como es el caso de la convolución de dos señales, el uso de la aritmética CSA resulta eficiente, ya que disminuye significativamente los tiempos empleados, sin un aumento excesivo de los recursos utilizados de la FPGA. Por otro lado, también se han estudiado otros dispositivos electrónicos que suelen ser empleados en el procesamiento digital de señales, tales como DSP o GPP, realizando una comparación de los tiempos empleados de las FPGAs respecto a estos dispositivos.This Thesis presents several architectures of the multiply-accumulate unit (MAC) to optimize the convolution operation, which is widely used in digital signal processing, on several low-cost electronic devices. This optimization is mainly focused on Xilinx Spartan- 3 and Spartan-6 FPGAs, using redundant arithmetic, specifically the carry-save arithmetic (CSA). This type of arithmetic is not usually used on FPGAs since its high consumption of area resources, but this research shows that if the number of MAC operations developed is high, as the case of the convolution of two signals, the use of CSA arithmetic is efficient, since it decreases significantly the execution times without an excessive increase of the resources used in the FPGA. On the other hand, other electronic devices as DSP or GPP, usually used in digital signal processing, have been studied. A comparation of execution times on FPGAs and these devices has been included

Aportes a la reducción de consumo en FPGAs

Tesis doctoral inédita leída en la Universidad Autónoma de Madrid. Escuela Politécnica Superior, Departamento de Ingeniería Informática. Fecha de lectura: 15-04-200

Diseño de un procesador criptográfico de curvas elípticas para el dispositivo WISP

El internet de las cosas (IoT) está creciendo a un ritmo acelerado y con ello las redes de sensores están tomando una mayor importancia. Los nuevos avances se enfocan en disminuir los costos, facilitar la implementación y la escalabilidad de estas redes. En este sentido, la tecnología RFID es una alternativa que brinda mejoras en estos aspectos. Esto se debe a que al no usar baterías para la implementación de los nodos permite que sean más baratos y brinda más capacidad de conectividad. La plataforma WISP (Wireless Identification Sensing Platform) es una etiqueta RFID programable que facilita el desarrollo de nodos RFID y que ha facilitado la investigación de nuevos protocolos de comunicación y de seguridad en RFID. Por otro lado, un problema que afecta la adopción de esta tecnología es el gran incremento de ciberataques a nodos IoT en los últimos años. Esto se debe principalmente a su baja seguridad ya que con sus limitaciones en recursos de hardware y energía se dificulta desarrollar criptografías en software óptimas. En este trabajo se presenta la arquitectura de un procesador criptográfico de Curvas elípticas (ECC) de bajo consumo energético para un FPGA y que cumple con las limitaciones energéticas para ser utilizado con la etiqueta WISP. Además, el procesador propuesto soporta operaciones sobre GF(p) en curvas Weierstrass. Por otro lado, la operación de multiplicación modular se realiza utilizando el algoritmo Multiple Word Radix-2 Montgomery Multiplication (MWR2MM). De esta manera se puede implementar una arquitectura con forma de matriz sistólica lo que permite un alto nivel de paralelización y pipelining. Finalmente, se disminuyen las transiciones de señales y se eliminan los glitches que generan consumo energético innecesario. Se realizó la simulación utilizando un campo de 192 bits en el FPGA igloo AGL1000V2. Como resultado se obtuvo una latencia de 4,157,358 ciclos de reloj. Además, a una frecuencia de 6MHz se obtuvo una potencia de 5.74 mW lo cual implica que, a medio metro de distancia de la antena, la etiqueta WISP necesitará 1.6 segundos para completar una operación de multiplicación de punto