An Analytical Model of Hardware Transactional Memory

This paper investigates the problem of deriving a white box performance model of Hardware Transactional Memory (HTM) systems. The proposed model targets TSX, a popular implementation of HTM integrated in Intel processors starting with the Haswell family in 2013. An inherent difficulty with building white-box models of commercially available HTM systems is that their internals are either vaguely documented or undisclosed by their manufacturers. We tackle this challenge by designing a set of experiments that allow us to shed lights on the internal mechanisms used in TSX to manage conflicts among transactions and to track their readsets and writesets. We exploit the information inferred from this experimental study to build an analytical model of TSX focused on capturing the impact on performance of two key mechanisms: the concurrency control scheme and the management of transactional meta-data in the processor's caches. We validate the proposed model by means of an extensive experimental study encompassing a broad range of workloads executed on a real system

ESTIMA: Extrapolating ScalabiliTy of In-Memory Applications

This paper presents ESTIMA, an easy-to-use tool for extrapolating the scalability of in-memory applications. ESTIMA is designed to perform a simple, yet important task: given the performance of an application on a small machine with a handful of cores, ESTIMA extrapolates its scalability to a larger machine with more cores, while requiring minimum input from the user. The key idea underlying ESTIMA is the use of stalled cycles (e.g. cycles that the processor spends waiting for various events, such as cache misses or waiting on a lock). ESTIMA measures stalled cycles on a few cores and extrapolates them to more cores, estimating the amount of waiting in the system. ESTIMA can be effectively used to predict the scalability of in-memory applications. For instance, using measurements of memcached and SQLite on a desktop machine, we obtain accurate predictions of their scalability on a server. Our extensive evaluation on a large number of in-memory benchmarks shows that ESTIMA has generally low prediction errors

Performance Optimization Strategies for Transactional Memory Applications

This thesis presents tools for Transactional Memory (TM) applications that cover multiple TM systems (Software, Hardware, and hybrid TM) and use information of all different layers of the TM software stack. Therefore, this thesis addresses a number of challenges to extract static information, information about the run time behavior, and expert-level knowledge to develop these new methods and strategies for the optimization of TM applications

Methodology for designing simulators of computer architecture and organization

У овом раду се разматра методолошки приступ дизајну симулатора из области архитектуре и организације рачунара који треба да омогући развој симулатора дигиталних система произвољног нивоа сложености способних за рад у конкурентном и дистрибуираном окружењу. Да би се омогућио формирање методологије на почетку рада је приказан преглед наставе у области архитектуре и организације рачунара на основним студијама, као и преглед области пројектовања симулатора где је посебан акценат био стављен на области конкурентног и дистрибуираног програмирања које студенти треба да познају као би могли да развију симулаторе који омогућавају рад у таквом окружењу. На основу спроведене евалуације симулатора који се користе у настави из области архитектуре и организације рачунара а који имају расположив изворни код предложено је решење које се заснива на коришћењу слојевите архитектуре код које је сваки слој одговоран за други вид обраде и комуникације. Предложено решење се састоји из коришћења пет слојева: логичког, извршног, презентационог, симулационог, и слоја физике. Детаљи везани за процедуре и објашњења техника које се користе за реализацију ових слојева су приказани у раду. За сваки слој предложеног решења је дат аналитички модел процене времена извршавања симулације у зависности од улазних параметара приликом рада у конкурентном и дистрибуираном окружењу. Централни део рада описује симулатор дискретних догађаја опште намене развијен према описаној методологији као симулатор архитектуре и организације рачунара који је способан за рад у конкурентном и дистрибуираном окружењу. Опис симулатора и његових делова је дат са становишта детаља имплементације где су представљени пакети реализовани на основу предложене методологије, као и са становишта коришћења где су описане карактеристичне ситуације у којима се симулатор може користити. На основу имплементације симулатора и пратећих библиотека развијене су лабораторијске вежбе и пројекти из предмета конкурентно и дистрибуирано програмирање, које су представљене у наставку рада као и евалуација постигнутих резултата у настави. Поред ове евалуације на крају рада је представљена и евалуација симулатора са становишта експерименталних резултата и са становишта аналитичког модела као би се утврдило у којим случајевима и у ком обиму се могу користити симулатори развијени сходно описаној методологији..