高精度オンチップジッタ測定回路のためのジッタ解析

修士論

Characterization of process variability and robust optimization of analog circuits

Thesis (Ph. D.)--Massachusetts Institute of Technology, Dept. of Electrical Engineering and Computer Science, 2008.Includes bibliographical references (p. 161-174).Continuous scaling of CMOS technology has enabled dramatic performance enhancement of CMOS devices and has provided speed, power, and density improvement in both digital and analog circuits. CMOS millimeter-wave applications operating at more than 50GHz frequencies has become viable in sub-100nm CMOS technologies, providing advantages in cost and high density integration compared to other heterogeneous technologies such as SiGe and III-V compound semiconductors. However, as the operating frequency of CMOS circuits increases, it becomes more difficult to obtain sufficiently wide operating ranges for robust operation in essential analog building blocks such as voltage-controlled oscillators (VCOs) and frequency dividers. The fluctuations of circuit parameters caused by the random and systematic variations in key manufacturing steps become more significant in nano-scale technologies. The process variation of circuit performance is quickly becoming one of the main concerns in high performance analog design. In this thesis, we show design and analysis of a VCO and frequency divider operating beyond 70GHz in a 65nm SOI CMOS technology. The VCO and frequency divider employ design techniques enlarging frequency operating ranges to improve the robustness of circuit operation. Circuit performance is measured from a number of die samples to identify the statistical properties of performance variation. A back-propagation of variation (BPV) scheme based on sensitivity analysis of circuit performance is proposed to extract critical circuit parameter variation using statistical measurement results of the frequency divider. We analyze functional failure caused by performance variability, and propose dynamic and static optimization methods to improve parametric yield. An external bias control is utilized to dynamically tune the divider operating range and to compensate for performance variation. A novel time delay model of a differential CML buffer is proposed to functionally approximate the maximum operating frequency of the frequency divider, which dramatically reduces computational cost of parametric yield estimation. The functional approximation enables the optimization of the VCO and frequency divider parametric yield with a reasonable amount of simulation time.by Daihyun Lim.Ph.D

Digital enhancement techniques for fractional-N frequency synthesizers

Meeting the demand for unprecedented connectivity in the era of internet-of-things (IoT) requires extremely energy efficient operation of IoT nodes to extend battery life. Managing the data traffic generated by trillions of such nodes also puts severe energy constraints on the data centers. Clock generators that are essential elements in these systems consume significant power and therefore must be optimized for low power and high performance. The focus of this thesis is on improving the energy efficiency of frequency synthesizers and clocking modules by exploring design techniques at both the architectural and circuit levels. In the first part of this work, a digital fractional-N phase locked loop (FNPLL) that employs a high resolution time-to-digital converter (TDC) and a truly ΔΣ fractional divider to achieve low in-band noise with a wide bandwidth is presented. The fractional divider employs a digital-to-time converter (DTC) to cancel out ΔΣ quantization noise in time domain, thus alleviating TDC dynamic range requirements. The proposed digital architecture adopts a narrow range low-power time-amplifier based TDC (TA-TDC) to achieve sub 1ps resolution. Fabricated in 65nm CMOS process, the prototype PLL achieves better than -106dBc/Hz in-band noise and 3MHz PLL bandwidth at 4.5GHz output frequency using 50MHz reference. The PLL achieves excellent jitter performance of 490fsrms, while consumes only 3.7mW. This translates to the best reported jitter-power figure-of-merit (FoM) of -240.5dB among previously reported FNPLLs. Phase noise performance of ring oscillator based digital FNPLLs is severely compromised by conflicting bandwidth requirements to simultaneously suppress oscillator phase and quantization noise introduced by the TDC, ΔΣ fractional divider, and digital-to-analog converter (DAC). As a consequence, their FoM that quantifies the power-jitter tradeoff is at least 25dB worse than their LC-oscillator based FNPLL counterparts. In the second part of this thesis, we seek to close this performance gap by extending PLL bandwidth using quantization noise cancellation techniques and by employing a dual-path digital loop filter to suppress the detrimental impact of DAC quantization noise. A prototype was implemented in a 65nm CMOS process operating over a wide frequency range of 2.0GHz-5.5GHz using a modified extended range multi-modulus divider with seamless switching. The proposed digital FNPLL achieves 1.9psrms integrated jitter while consuming only 4mW at 5GHz output. The measured in-band phase noise is better than -96 dBc/Hz at 1MHz offset. The proposed FNPLL achieves wide bandwidth up to 6MHz using a 50 MHz reference and its FoM is -228.5dB, which is at about 20dB better than previously reported ring-based digital FNPLLs. In the third part, we propose a new multi-output clock generator architecture using open loop fractional dividers for system-on-chip (SoC) platforms. Modern multi-core processors use per core clocking, where each core runs at its own speed. The core frequency can be changed dynamically to optimize for performance or power dissipation using a dynamic frequency scaling (DFS) technique. Fast frequency switching is highly desirable as long as it does not interrupt code execution; therefore it requires smooth frequency transitions with no undershoots. The second main requirement in processor clocking is the capability of spread spectrum frequency modulation. By spreading the clock energy across a wide bandwidth, the electromagnetic interference (EMI) is dramatically reduced. A conventional PLL clock generation approach suffers from a slow frequency settling and limited spread spectrum modulation capabilities. The proposed open loop fractional divider architecture overcomes the bandwidth limitation in fractional-N PLLs. The fractional divider switches the output frequency instantaneously and provides an excellent spread spectrum performance, where precise and programmable modulation depth and frequency can be applied to satisfy different EMI requirements. The fractional divider has unlimited modulation bandwidth resulting in spread spectrum modulation with no filtering, unlike fractional-N PLL; consequently it achieves higher EMI reduction. A prototype fractional divider was implemented in a 65nm CMOS process, where the measured peak-to-peak jitter is less than 27ps over a wide frequency range from 20MHz to 1GHz. The total power consumption is about 3.2mW for 1GHz output frequency. The all-digital implementation of the divider occupies the smallest area of 0.017mm2 compared to state-of-the-art designs. As the data rate of serial links goes higher, the jitter requirements of the clock generator become more stringent. Improving the jitter performance of conventional PLLs to less than (200fsrms) always comes with a large power penalty (tens of mWs). This is due to the PLL coupled noise bandwidth trade-off, which imposes stringent noise requirements on the oscillator and/or loop components. Alternatively, an injection-locked clock multiplier (ILCM) provides many advantages in terms of phase noise, power, and area compared to classical PLLs, but they suffer from a narrow lock-in range and a high sensitivity to PVT variations especially at a large multiplication factor (N). In the fourth part of this thesis, a low-jitter, low-power LC-based ILCM with a digital frequency-tracking loop (FTL) is presented. The proposed FTL relies on a new pulse gating technique to continuously tune the oscillator's free-running frequency. The FTL ensures robust operation across PVT variations and resolves the race condition existing in injection locked PLLs by decoupling frequency tuning from the injection path. As a result, the phase locking condition is only determined by the injection path. This work also introduces an accurate theoretical large-signal analysis for phase domain response (PDR) of injection locked oscillators (ILOs). The proposed PDR analysis captures the asymmetric nature of ILO's lock-in range, and the impact of frequency error on injection strength and phase noise performance. The proposed architecture and analysis are demonstrated by a prototype fabricated in 65 nm CMOS process with active area of 0.25mm2. The prototype ILCM multiplies the reference frequency by 64 to generate an output clock in the range of 6.75GHz-8.25GHz. A superior jitter performance of 190fsrms is achieved, while consuming only 2.25mW power. This translates to a best FoM of -251dB. Unlike conventional PLLs, ILCMs have been fundamentally limited to only integer-N operation and cannot synthesize fractional-N frequencies. In the last part of this thesis, we extend the merits of ILCMs to fractional-N and overcome this fundamental limitation. We employ DTC-based QNC techniques in order to align injected pulses to the oscillator's zero crossings, which enables it to pull the oscillator toward phase lock, thus realizing a fractional-N ILCM. Fabricated in 65nm CMOS process, a prototype 20-bit fractional-N ILCM with an output range of 6.75GHz-8.25GHz consumes only 3.25mW. It achieves excellent jitter performance of 110fsrms and 175fsrms in integer- and fractional-N modes respectively, which translates to the best-reported FoM in both integer- (-255dB) and fractional-N (-252dB) modes. The proposed fractional-N ILCM also features the first-reported rapid on/off capability, where the transient absolute jitter performance at wake-up is bounded below 4ps after less than 4ns. This demonstrates almost instantaneous phase settling. This unique capability enables tremendous energy saving by turning on the clock multiplier only when needed. This energy proportional operation leverages idle times to save power at the system-level of wireline and wireless transceivers

Lazos de enganche en frecuencia para la reduccion de ruido de fase en generadores de instrumentacion de radiofrecuencia

Las comunicaciones inalámbricas son hoy día un instrumento fundamental para el desarrollo de gran parte de las actividades económicas, sociales y recreativas en el mundo. En la actualidad, la telefonía móvil, los radioenlaces, las redes WiFi o WiMax y las comunicaciones por satélite son el medio sobre el que se realizan la transmisión de datos bancarios, las reuniones de empresa online, la publicación instantánea de noticias o las llamadas internacionales. El incremento exponencial del uso de estos sistemas de comunicación hace necesario la utilización de técnicas de modulaciones cada vez más eficientes, tales como OFDM (Orthogonal Frequency Division Multiplexing). La utilización de múltiples canales ortogonales de banda estrecha para formar símbolos muy largos dota a OFDM de una gran tolerancia a las interferencias multicamino, al ruido impulsivo y al desvanecimiento selectivo en frecuencia. En contraposición, existen desventajas debidas a la sensibilidad de OFDM al ruido de fase que principalmente generan los osciladores locales tanto en transmisores como en receptores. Por tanto, es importante que estos osciladores sean lo más ideales posible ya que está demostrado que el ruido de fase en osciladores implica un empeoramiento de la tasa de error de bit (bit error rate, BER) en técnicas como OFDM, Además, el ruido de fase en los osciladores locales puede enmascarar señales adyacentes con un bajo nivel de potencia, reduciendo la sensibilidad del receptor frente a ese tipo de señales. Si ya es deseable la reducción de ruido de fase en los osciladores de los transceptores de comunicaciones inalámbricas, la importancia de esta reducción se maximiza para los osciladores locales de la instrumentación de medida que se utiliza para caracterizarlos sistemas anteriormente mencionados. Los equipos de medida deben superar ampliamente en prestaciones a los sistemas objeto de la medida si se desea que los resultados de las medidas sean fiables. Habitualmente, para los sintetizadores de microondas se usan bucles enganchados en fase (phase locked loop, PLL) que permiten controlar de forma precisa la frecuencia generada referenciándola a la señal de un oscilador de mucha menor frecuencia (típicamente algunos MHz) y gran estabilidad. Uno de los bloques funcionales más importantes del PLL es el oscilador controlado por tensión (voltage controlled oscillator, VCO), el cual es capaz de generar señales sinusoidales cuya frecuencia es controlable electrónicamente mediante una señal de control. Los PLLs permiten una sintonía relativamente rápida de la frecuencia deseada y una importante reducción del ruido de fase del oscilador hasta desviaciones de frecuencia respecto de la portadora de algunas centenas de kilohercios. Aunque el estudio de PLLs demuestra que con un ancho de banda del bucle óptimo se puede reducir el ruido del VCO hasta mayores desviaciones de frecuencia y se reduce el tiempo de enganche, también se ha demostrado que el nivel de los espurios es proporcional a dicho ancho de banda, y por tanto, anchos de banda grandes implican niveles de espurios más altos. Debido al compromiso que se debe llegar en el diseño de PLLs entre ancho de banda, tiempo de enganche, ruido de fase y nivel de espurios, resulta muy complicado para los sintetizadores de frecuencia de microondas obtener una reducción de ruido de fase importante hasta desviaciones de frecuencias de megahercios manteniendo, al mismo tiempo, muy bajos los niveles de espurios que el propio PLL genera. Una nueva solución, aun no muy estudiada, es la introducción del VCO dentro de un bucle enganchado en frecuencia (frequency locked loop, FLL). La frecuencia de salida del VCO es detectada por el discriminador de frecuencia. La salida del discriminador de frecuencia genera una tensión que es proporcional a la desviación de frecuencia, respecto a la portadora de microondas. Esta tensión contrarresta la tensión de control que sintoniza el VCO, con lo que se consigue un tono de RF más puro a la salida del VCO. De esta manera se obtiene un VCO enganchado en frecuencia (frequency locked VCO, FLVCO) con mejores prestaciones en cuanto a ruido de fase que el VCO original. Esta reducción de ruido permitirá mejorar las características del sintetizador de frecuencia basado en PLL. En esta tesis se propone estudiar las posibilidades de los bucles de enganche en frecuencia para la reducción de ruido de los VCOs y más concretamente, se propone desarrollar un FLVCO de banda ancha que permita sintetizar frecuencias entre 5 - 10 GHz al mismo tiempo que se reduce el ruido de fase de VCO hasta desviaciones de frecuencia respecto a la portadora de hasta 1 MHz. El elemento fundamental en el desarrollo del FLVCO es el discriminador de frecuencia. Aunque hay muchas alternativas a la hora de construir un discriminador de frecuencia, el gran ancho de banda necesario hace de los basados en líneas de retardo la mejor opción. Un discriminador basado en línea de retardo tiene como elemento crítico el comparador de fase. Este componente debe trabajar óptimamente en toda la banda de trabajo lo que, para este caso concreto, supondría un ancho de banda relativo de 1:2. Para conseguir un comparador de fase de estas características en tecnología planar fácilmente integrable se aplicará una técnica de diseño de acopladores híbridos de banda ancha, que ya ha sido ensayada con gran éxito, para conseguir un diseño de un detector de fase integrado de altas prestaciones que funcione en toda la banda de 5 a 10 GHz. Como objetivo adicional del proyecto, se propone investigar en las posibilidades de la técnica de seis puertos, para la medida del ruido de fase. Las técnicas actuales para la medida de ruido de fase necesitan de un oscilador de referencia cuyo ruido de fase esté al menos 10dB por debajo del que se desea medir, este requisito es complicado de cumplir cuando se están desarrollando osciladores de altas prestaciones. En ese proyecto se evaluará la posibilidad de utilizar la técnica de medida de seis puertos. También se pretende evaluar la utilización del seis puertos en una técnica de medida interferométrica que permita caracterizar el ruido de fase sin la necesidad de una fuente de referencia