A Novel Cyclic Time to Digital Converter Based on Triple-Slope Interpolation and Time Amplification

This paper investigates a novel cyclic time-to-digital converter (TDC) which employs triple-slope analog interpolation and time amplification techniques for digitizing the time interval between the rising edges of two input signals(Start and Stop). The proposed converter will be a 9-bit cyclic time-to-digital converter that does not use delay lines in its structure. Therefore, it has a low sensitivity to temperature, power supply and process (PVT) variations. The other advantages of the proposed converter are low circuit complexity, and high accuracy compared with the time-to-digital converters that have previously been proposed. Also, this converter improves the time resolution and the dynamic range. In the same resolution, linear range and dynamic range, the proposed cyclic TDC reduces the number of circuit elements compared with the converters that have a similar circuit structure. Thus, the converter reduces the chip area, the power consumption and the figure of merit (FoM). In this converter, the integral nonlinearity (INL) and differential nonlinearity (DNL) errors are reduced. In order to evaluate the idea, the proposed time-to-digital converter is designed in TSMC 45 nm CMOS technology and simulated. Comparison of the theoretical and simulation results confirms the benefits of the proposed TDC

Noise shaping Asynchronous SAR ADC based time to digital converter

Time-to-digital converters (TDCs) are key elements for the digitization of timing information in modern mixed-signal circuits such as digital PLLs, DLLs, ADCs, and on-chip jitter-monitoring circuits. Especially, high-resolution TDCs are increasingly employed in on-chip timing tests, such as jitter and clock skew measurements, as advanced fabrication technologies allow fine on-chip time resolutions. Its main purpose is to quantize the time interval of a pulse signal or the time interval between the rising edges of two clock signals. Similarly to ADCs, the performance of TDCs are also primarily characterized by Resolution, Sampling Rate, FOM, SNDR, Dynamic Range and DNL/INL. This work proposes and demonstrates 2nd order noise shaping Asynchronous SAR ADC based TDC architecture with highest resolution of 0.25 ps among current state of art designs with respect to post-layout simulation results. This circuit is a combination of low power/High Resolution 2nd Order Noise Shaped Asynchronous SAR ADC backend with simple Time to Amplitude converter (TAC) front-end and is implemented in 40nm CMOS technology. Additionally, special emphasis is given on the discussion on various current state of art TDC architectures.Electrical and Computer Engineerin

An On-chip PVT Resilient Short Time Measurement Technique

As the CMOS technology nodes continue to shrink, the challenges of developing manufacturing tests for integrated circuits become more difficult to address. To detect parametric faults of new generation of integrated circuits such as 3D ICs, on-chip short-time intervals have to be accurately measured. The accuracy of an on-chip time measurement module is heavily affected by Process, supply Voltage, and Temperature (PVT) variations. This work presents a new on-chip time measurement scheme where the undesired effects of PVT variations are attenuated significantly. To overcome the effects of PVT variations on short-time measurement, phase locking methodology is utilized to implement a robust Vernier delay line. A prototype Time-to-Digital Converter (TDC) has been fabricated using TSMC 0.180 µm CMOS technology and experimental measurements have been carried out to verify the performance parameters of the TDC. The measurement results indicate that the proposed solution reduces the effects of PVT variations by more than tenfold compared to a conventional on-chip TDC. A coarse-fine time interval measurement scheme which is resilient to the PVT variations is also proposed. In this approach, two Delay Locked Loops (DLLs) are utilized to minimize the effects of PVT on the measured time intervals. The proposed scheme has been implemented using CMOS 65nm technology. Simulation results using Advanced Design System (ADS) indicate that the measurement resolution varies by less than 0.1ps with ±15% variations of the supply voltage. The proposed method also presents a robust performance against process and temperature variations. The measurement accuracy changes by a maximum of 0.05ps from slow to fast corners. The implemented TDC presents a robust performance against temperature variations too and its measurement accuracy varies a few femto-seconds from -40 ºC to +100 ºC. The principle of robust short-time measurement was used in practice to design and implement a state-of-the-art Coordinate Measuring Machine (CMM) for an industry partner to measure geometrical features of transmission parts with micrometer resolution. The solution developed for the industry partner has resulted in a patent and a product in the market. The on-chip short-time measurement technology has also been utilized to develop a solution to detect Hardware Trojans

A Sub-Centimeter Ranging Precision LIDAR Sensor Prototype Based on ILO-TDC

This thesis introduces a high-resolution light detection and ranging (LIDAR) sensor system-on-a-chip (SoC) that performs sub-centimeter ranging precision and maximally 124-meter ranging distance. With off-chip connected avalanche photodiodes (APDs), the time-of-flight (ToF) are resolved through 31×1 time-correlated single photon counting (TCSPC) channels. Embedded time-to-digital converters (TDCs) support 52-ps time resolution and 14-bit dynamic range. A novel injection-locked oscillator (ILO) based TDC are proposed to minimize the power of fine TDC clock distribution, and improve time precision. The global PVT variation among ILO clock distribution is calibrated by an on-chip phase-looked-loop (PLL) that assures a reliable counting performance over wide operating range. The proposed LIDAR sensor is designed, fabricated, and tested in the 65nm CMOS technology. Whole SoC consumes 37mW and each TDC channel consumes 788μW at nominal operation. The proposed TDC design achieved single-shot precision of 38.5 ps, channel uniformity of 14 ps, and DNL/INL of 0.56/1.56 LSB, respectively. The performance of proposed ILO-TDC makes it an excellent candidate for global counting TCSPC in automotive LIDAR

Conception d'un système d'acquisition pour la tomographie optique diffuse à mesures dans le domaine temporel

La tomographie optique diffuse (TOD) est une méthode d'imagerie médicale émergente permettant de faire l'acquisition des coefficients d'absorption et de diffusion, de même que la détection d'inclusions fluorescentes ou bioluminescentes à l'intérieur d'un sujet. Ce type d'imagerie vise de nombreuses applications, dont la mammographie optique, l'imagerie cérébrale fonctionnelle et l'imagerie sur petits animaux pour la recherche préclinique. La TOD utilise la lumière laser rouge et proche infrarouge pour illuminer le sujet à l'étude. Les photons diffus ressortant du sujet sont ensuite captés par des détecteurs tout autour de l'animal. L'acquisition de données en TOD peut être réalisée dans trois régimes d'opération, soit le régime continu, les mesures dans le domaine fréquentiel et les mesures dans le domaine temporel. Ce dernier régime permet l'obtention d'information beaucoup plus riche que les autres régimes, et est donc le sujet d'intérêt du présent mémoire. Depuis plusieurs années, le laboratoire TomOptUS développe l'instrumentation nécessaire aux systèmes de TOD à mesures dans le domaine temporel (TOD-DT) pour l'imagerie moléculaire in vivo sur petits animaux. Des travaux récents ont mené à la réalisation d'un scanner TOD-DT sans contact et à angles de vue multiples, de même qu'au développement des algorithmes de reconstruction d'image. Le scanner actuel ne permet toutefois pas l'imagerie de sujets vivants, le temps d'acquisition étant trop long pour garder un animal sous anesthésie. Pour améliorer significativement la sensibilité, le nombre de canaux de détection autour du sujet doit être augmenté afin d'éviter le balayage mécanique de multiples positions de détecteurs. Le système actuel a toutefois atteint son plein potentiel, ses possibilités d'expansion étant limitées par le système d'acquisition de données. Les travaux de recherche du présent mémoire portent sur la conception de l'électronique d'un système d'acquisition spécialement conçu pour la TOD-DT et pour l'intégration d'un plus grand nombre de canaux (64 et plus) dans l'anneau de détection. Ce système propose une architecture à canaux multiples extensible permettant de combiner plusieurs canaux dans un seul système d'acquisition. Son système électronique modulaire à carte mère et cartes filles supporte tous les types de détecteurs monophotoniques sur le marché et s'adapte à tout type de signal. Le système d'acquisition offre aussi un procédé de calibration entièrement programmable permettant d'éviter l'ajustement manuel des longueurs de câble lors de l'assemblage du système. Comme le système utilise uniquement des composants électroniques disponibles sur le marché, le coût par canal est réduit de plus d'un ordre de grandeur, passant de > 10 000 CAD pour un système conventionnel à < 750 CAD pour le système dédié. Ce dernier offre des performances très compétitives par rapport aux systèmes d'acquisition commerciaux, avec une taille de bin de 13,02 ps, une précision moyenne de 19 ps largeur à la mi-hauteur (LMH) et une non-linéarité intégrale maximale de 10% LSB

Architectural Alternatives to Implement High-Performance Delta-Sigma Modulators

RÉSUMÉ Le besoin d’appareils portatifs, de téléphones intelligents et de systèmes microélectroniques implantables médicaux s’accroît remarquablement. Cependant, l’optimisation de l’alimentation de tous ces appareils électroniques portables est l’un des principaux défis en raison du manque de piles à grande capacité utilisées pour les alimenter. C’est un fait bien établi que le convertisseur analogique-numérique (CAN) est l’un des blocs les plus critiques de ces appareils et qu’il doit convertir efficacement les signaux analogiques au monde numérique pour effectuer un post-traitement tel que l’extraction de caractéristiques. Parmi les différents types de CAN, les modulateurs Delta Sigma (��M) ont été utilisés dans ces appareils en raison des fonctionnalités alléchantes qu’ils offrent. En raison du suréchantillonnage et pour éloigner le bruit de la bande d’intérêt, un CAN haute résolution peut être obtenu avec les architectures ��. Il offre également un compromis entre la fréquence d’échantillonnage et la résolution, tout en offrant une architecture programmable pour réaliser un CAN flexible. Ces CAN peuvent être implémentés avec des blocs analogiques de faible précision. De plus, ils peuvent être efficacement optimisés au niveau de l’architecture et circuits correspondants. Cette dernière caractéristique a été une motivation pour proposer différentes architectures au fil des ans. Cette thèse contribue à ce sujet en explorant de nouvelles architectures pour optimiser la structure ��M en termes de résolution, de consommation d’énergie et de surface de silicium. Des soucis particuliers doivent également être pris en compte pour faciliter la mise en œuvre du ��M. D’autre part, les nouveaux procédés CMOS de conception et fabrication apportent des améliorations remarquables en termes de vitesse, de taille et de consommation d’énergie lors de la mise en œuvre de circuits numériques. Une telle mise à l’échelle agressive des procédés, rend la conception de blocs analogiques tel que un amplificateur de transconductance opérationnel (OTA), difficile. Par conséquent, des soins spéciaux sont également pris en compte dans cette thèse pour surmonter les problèmes énumérés. Ayant mentionné ci-dessus que cette thèse est principalement composée de deux parties principales. La première concerne les nouvelles architectures implémentées en mode de tension et la seconde partie contient une nouvelle architecture réalisée en mode hybride tension et temps.----------ABSTRACT The need for hand-held devices, smart-phones and medical implantable microelectronic sys-tems, is remarkably growing up. However, keeping all these electronic devices power optimized is one of the main challenges due to the lack of long life-time batteries utilized to power them up. It is a well-established fact that analog-to-digital converter (ADC) is one of the most critical building blocks of such devices and it needs to efficiently convert analog signals to the digital world to perform post processing such as channelizing, feature extraction, etc. Among various type of ADCs, Delta Sigma Modulators (��Ms) have been widely used in those devices due to the tempting features they offer. In fact, due to oversampling and noise-shaping technique a high-resolution ADC can be achieved with �� architectures. It also offers a compromise between sampling frequency and resolution while providing a highly-programmable approach to realize an ADC. Moreover, such ADCs can be implemented with low-precision analog blocks. Last but not the least, they are capable of being effectively power optimized at both architectural and circuit levels. The latter has been a motivation to proposed different architectures over the years.This thesis contributes to this topic by exploring new architectures to effectively optimize the ��M structure in terms of resolution, power consumption and chip area. Special cares must also be taken into account to ease the implementation of the ��M. On the other hand, advanced node CMOS processes bring remarkable improvements in terms of speed, size and power consumption while implementing digital circuits. Such an aggressive process scaling, however, make the design of analog blocks, e.g. operational transconductance amplifiers (OTAs), cumbersome. Therefore, special cares are also taken into account in this thesis to overcome the mentioned issues. Having had above mentioned discussion, this thesis is mainly split in two main categories. First category addresses new architectures implemented in a pure voltage domain and the second category contains new architecture realized in a hybrid voltage and time domain. In doing so, the thesis first focuses on a switched-capacitor implementation of a ��M while presenting an architectural solution to overcome the limitations of the previous approaches. This limitations include a power hungry adder in a conventional feed-forward topology as well as power hungry OTAs

Ein Beitrag zur Betriebspunktbestimmung an Axialverdichtern

Die Arbeit befasst sich mit einem neuen Konzept zur Bestimmung des Betriebspunktes von Axialverdichtern. Es basiert auf der Erfassung von Schaufelauslenkungen mit optischen Sensoren. Untersuchungen an einem Verdichterprüfstand bestätigen die Annahmen zu Betriebspunkt abhängigen Schaufelauslenkungen. Die Drosselung eines Verdichters bewirkt über einen weiten Bereich eine Zunahme der Schaufelauslenkung. Eine auf Kennfeldern basierende Bestimmung des Betriebspunktes von Axialverdichtern ist mit der Schaufelauslenkung möglich.This thesis is focused on the development of a new concept including a minimal invasive measurement method to determine the operating point of axial compressors. It is based on the measurement of blade deflections with optical sensors. Investigations on a compressor test bench confirm the assumption that blade deflections are depending on the operating point. The compressor throttling at constant revolution speeds leads to rising blade deflections over a wide range. A map based determination of operating points of axial compressors is possible with blade deflection