State of the art in chip-to-chip interconnects

This thesis presents a study of short-range links for chips mounted in the same package, on printed circuit boards or interposers. Implemented in CMOS technology between 7 and 250 nm, with links that operate at a data rate between 0,4 and 112 Gb/s/pin and with energy efficiencies from 0,3 to 67,7 pJ/bit. The links operate on channels with an attenuation lower than 50 dB. A comparison is made with graphical representations between the different articles that shows the correlation between the different essential metrics of chip-to-chip interconnects, as well as its evolution over the last 20 years.Esta tesis presenta un estudio de enlaces de corto alcance para chips montados en un mismo paquete, en placas de circuito impreso o intercaladores. Implementado en tecnología CMOS entre 7 y 250 nm, con enlaces que operan a una velocidad de datos entre 0,4 y 112 Gb/s/pin y con eficiencias energéticas de 0,3 a 67,7 pJ/bit. Los enlaces operan en canales con una atenuación inferior a 50 dB. Se realiza una comparación con representaciones gráficas entre los diferentes artículos que muestra la correlación entre las distintas métricas esenciales de las interconexiones chip a chip, así como su evolución en los últimos 20 años.Aquesta tesi presenta un estudi d'enllaços de curt abast per a xips muntats en el mateix paquet, en plaques de circuits impresos o interposers. Implementat en tecnologia CMOS entre 7 i 250 nm, amb enllaços que funcionen a una velocitat de dades entre 0,4 i 112 Gb/s/pin i amb eficiències energètiques de 0,3 a 67,7 pJ/bit. Els enllaços funcionen en canals amb una atenuació inferior a 50 dB. Es fa una comparació amb representacions gràfiques entre els diferents articles que mostra la correlació entre les diferents mètriques essencials d'interconnexions xip a xip, així com la seva evolució en els darrers 20 anys

Design of Low-Power NRZ/PAM-4 Wireline Transmitters

Rapid growing demand for instant multimedia access in a myriad of digital devices has pushed the need for higher bandwidth in modern communication hardwares ranging from short-reach (SR) memory/storage interfaces to long-reach (LR) data center Ethernets. At the same time, comprehensive design optimization of link system that meets the energy-efficiency is required for mobile computing and low operational cost at datacenters. This doctoral study consists of design of two low-swing wireline transmitters featuring a low-power clock distribution and 2-tap equalization in energy-efficient manners up to 20-Gb/s operation. In spite of the reduced signaling power in the voltage-mode (VM) transmit driver, the presence of the segment selection logic still diminishes the power saving benefit. The first work presents a scalable VM transmitter which offers low static power dissipation and adopts an impedance-modulated 2-tap equalizer with analog tap control, thereby obviating driver segmentation and reducing pre-driver complexity and dynamic power. Per-channel quadrature clock generation with injection-locked oscillators (ILO) allows the generation of rail-to-rail quadrature clocks. Energy efficiency is further improved with capacitively driven low-swing global clock distribution and supply scaling at lower data rates, while output eye quality is maintained at low voltages with automatic phase calibration of the local ILO-generated quarter-rate clocks. A prototype fabricated in a general purpose 65 nm CMOS process includes a 2 mm global clock distribution network and two transmitters that support an output swing range of 100-300mV with up to 12-dB of equalization. The transmitters achieve 8-16 Gb/s operation at 0.65-1.05 pJ/b energy efficiency. The second work involves a dual-mode NRZ/PAM-4 differential low-swing voltage-mode (VM) transmitter. The pulse-selected output multiplexing allows reduction of power supply and deterministic jitter caused by large on-chip parasitic inherent in the transmission-gate-based multiplexers in the earlier work. Analog impedance control replica circuits running in the background produce gate-biasing voltages that control the peaking ratio for 2-tap feed-forward equalization and PAM-4 symbol levels for high-linearity. This analog control also allows for efficient generation of the middle levels in PAM-4 operation with good linearity quantified by level separation mismatch ratio of 95%. In NRZ mode, 2-tap feedforward equalization is configurable in high-performance controlled-impedance or energy-efficient impedance-modulated settings to provide performance scalability. Analytic design consideration on dynamic power, data-rate, mismatch, and output swing brings optimal performance metric on the given technology node. The proof-of-concept prototype is verified on silicon with 65 nm CMOS process with improved performance in speed and energy-efficiency owing to double-stack NMOS transistors in the output stage. The transmitter consumes as low as 29.6mW in 20-Gb/s NRZ and 25.5mW in the 28-Gb/s PAM-4 operations

Receiver equalization for a 10 gigabit per second high-speed serial link in 65 nm CMOS technology

This thesis addresses the receiver equalization techniques for a 10 Gbps USB 3.1 link in 65 nm CMOS technology. Two types of equalizers are implemented: a continuous time linear equalizer (CTLE) and a 1-tap full-rate decision feedback equalizer (DFE). The combined CTLE and DFE architecture is simulated with an rms receiver clock jitter of 5.3 ps and achieves a BER < 10E−12 while consuming 3.3 mW at the Nyquist frequency of 5 GHz

Energy Efficient and High Density Integrated Photonic Transceivers

Light, as a medium for communication, has the unique ability to transmit volumes of data with minimal energy loss. This capability not only sparked the revolution of internet-based communication over fiber optic networks, but also holds the potential to expand computing beyond our current capabilities. At present, data is stored densely in computer chips, but is sent out of the chip through centimeter-long electrical wires in a slow and energy-intensive process, before finally interfacing with optical transmitters. To bypass this bottleneck, electrical channels can be condensed and converted into light over a compact area using integrated photonic chips. In particular, the silicon photonics technology platform offers the potential for extremely dense data communications due to its high confinement waveguides and compact micro-resonators. However, three major obstacles stand in the way of realizing a low-energy and bandwidth-dense implementation of this technology: the integration of photonics with electronics, optical coupling from the photonic chip to fiber, and scaling up link architectures to multiplex data streams onto many wavelengths. The work in this thesis aims to confront these three challenges and advance integrated photonics technology to unprecedented bandwidth densities and energy efficiencies, with a focus on the first challenge of photonic-electronic integration. It begins with an overview of the escalating demand for inter-chip bandwidths and the potential solution offered by integrated photonics. Next, this thesis builds a theoretical framework for the performance parameters and sources of energy consumption that are addressed in the subsequent sections. After this introductory context, the thesis describes the achievement of the highest density and largest scale photonic-electronic integration to date, using a dense, 25 um pitch 3D bonding process. An 80-channel array fabricated in this integration records the lowest data link energies to date, at 120 fJ/bit, and transfers data at 10 Gbit/s/channel for a record 5.3 Tbit/s/mm2 bandwidth density. The discussion then shifts to the issue of chip-to-fiber coupling efficiency, traditionally the greatest source of loss in photonic links. A substrate-removed edge coupler design reduces this loss to a mere 1.1 dB, and an inverse-designed edge coupler taper shows a fourfold length reduction compared to linear tapers. Lastly, the thesis presents designs for wavelength scaling that increase the number of energy efficient channels on a single fiber. Specifically, it demonstrates a multi-channel, polarization diverse micro-comb receiver and a 3D-integrated transceiver with wavelength interleaving to waveguide buses of cascaded resonators. This thesis builds on photonic device developments to introduce photonic systems with the lowest energy and densest data communications to date. Together, these results unlock the tremendous potential of light as a fast and energy-efficient communication medium between chips, paving a sustainable path towards scaling artificial intelligence and disaggregating computation and memory resources

High Performance Optical Transmitter Ffr Next Generation Supercomputing and Data Communication

High speed optical interconnects consuming low power at affordable prices are always a major area of research focus. For the backbone network infrastructure, the need for more bandwidth driven by streaming video and other data intensive applications such as cloud computing has been steadily pushing the link speed to the 40Gb/s and 100Gb/s domain. However, high power consumption, low link density and high cost seriously prevent traditional optical transceiver from being the next generation of optical link technology. For short reach communications, such as interconnects in supercomputers, the issues related to the existing electrical links become a major bottleneck for the next generation of High Performance Computing (HPC). Both applications are seeking for an innovative solution of optical links to tackle those current issues. In order to target the next generation of supercomputers and data communication, we propose to develop a high performance optical transmitter by utilizing CISCO Systems®\u27s proprietary CMOS photonic technology. The research seeks to achieve the following outcomes: 1. Reduction of power consumption due to optical interconnects to less than 5pJ/bit without the need for Ring Resonators or DWDM and less than 300fJ/bit for short distance data bus applications. 2. Enable the increase in performance (computing speed) from Peta-Flop to Exa-Flops without the proportional increase in cost or power consumption that would be prohibitive to next generation system architectures by means of increasing the maximum data transmission rate over a single fiber. 3. Explore advanced modulation schemes such as PAM-16 (Pulse-Amplitude-Modulation with 16 levels) to increase the spectrum efficiency while keeping the same or less power figure. This research will focus on the improvement of both the electrical IC and optical IC for the optical transmitter. An accurate circuit model of the optical device is created to speed up the performance optimization and enable co-simulation of electrical driver. Circuit architectures are chosen to minimize the power consumption without sacrificing the speed and noise immunity. As a result, a silicon photonic based optical transmitter employing 1V supply, featuring 20Gb/s data rate is fabricated. The system consists of an electrical driver in 40nm CMOS and an optical MZI modulator with an RF length of less than 0.5mm in 0.13&mu m SOI CMOS. Two modulation schemes are successfully demonstrated: On-Off Keying (OOK) and Pulse-Amplitude-Modulation-N (PAM-N N=4, 16). Both versions demonstrate signal integrity, interface density, and scalability that fit into the next generation data communication and exa-scale computing. Modulation power at 20Gb/s data rate for OOK and PAM-16 of 4pJ/bit and 0.25pJ/bit are achieved for the first time of an MZI type optical modulator, respectively

Analog Baseband Filters and Mixed Signal Circuits for Broadband Receiver Systems

Data transfer rates of communication systems continue to rise fueled by aggressive demand for voice, video and Internet data. Device scaling enabled by modern lithography has paved way for System-on-Chip solutions integrating compute intensive digital signal processing. This trend coupled with demand for low power, battery-operated consumer devices offers extensive research opportunities in analog and mixed-signal designs that enable modern communication systems. The first part of the research deals with broadband wireless receivers. With an objective to gain insight, we quantify the impact of undesired out-band blockers on analog baseband in a broadband radio. We present a systematic evaluation of the dynamic range requirements at the baseband and A/D conversion boundary. A prototype UHF receiver designed using RFCMOS 0.18[mu]m technology to support this research integrates a hybrid continuous- and discrete-time analog baseband along with the RF front-end. The chip consumes 120mW from a 1.8V/2.5V dual supply and achieves a noise figure of 7.9dB, an IIP3 of -8dBm (+2dbm) at maximum gain (at 9dB RF attenuation). High linearity active RC filters are indispensable in wireless radios. A novel feed-forward OTA applicable to active RC filters in analog baseband is presented. Simulation results from the chip prototype designed in RFCMOS 0.18[mu]m technology show an improvement in the out-band linearity performance that translates to increased dynamic range in the presence of strong adjacent blockers. The second part of the research presents an adaptive clock-recovery system suitable for high-speed wireline transceivers. The main objective is to improve the jitter-tracking and jitter-filtering trade-off in serial link clock-recovery applications. A digital state-machine that enables the proposed mixed-signal adaptation solution to achieve this objective is presented. The advantages of the proposed mixed-signal solution operating at 10Gb/s are supported by experimental results from the prototype in RFCMOS 0.18[mu]m technology

Low Power Memory/Memristor Devices and Systems

This reprint focusses on achieving low-power computation using memristive devices. The topic was designed as a convenient reference point: it contains a mix of techniques starting from the fundamental manufacturing of memristive devices all the way to applications such as physically unclonable functions, and also covers perspectives on, e.g., in-memory computing, which is inextricably linked with emerging memory devices such as memristors. Finally, the reprint contains a few articles representing how other communities (from typical CMOS design to photonics) are fighting on their own fronts in the quest towards low-power computation, as a comparison with the memristor literature. We hope that readers will enjoy discovering the articles within

Silicon-organic hybrid (SOH) electro-optic modulators for high-speed and power-efficient communications

Silicon-organic hybrid (SOH) modulators add a highly efficient nonlinear organic electro-optic cladding material to the silicon photonic platform, thereby enabling efficient electro-optic modulation. In this book, the application potential of SOH modulators is investigated. Proof-of-principle experiments show that they can be used for high-speed communications at symbol rates up to 100 GBd and operated directly from a field-programmable gate array (FPGA) without additional driver amplifiers

Silicon-organic hybrid electro-optic modulators for high-speed communication systems

Der Austausch von Informationen über globale Kommunikationsnetze ist für viele alltägliche Lebensbereiche selbstverständlich geworden. Die Informationen werden dabei mit immer weiter wachsender Geschwindigkeit und in zunehmendem Umfang geteilt. Durch den enormen Anstieg des Datenverkehrs kommt verstärkt optische Nachrichtentechnik zum Einsatz. Sie bietet gegenüber elektronischen Übertragungsverfahren entscheidende Vorteile bezüglich der Übertragungsdistanz und -kapazität.Wurde optische Übertragung zunächst nur für die Kommunikation über weite Strecken eingesetzt, machen sich die Nachteile elektronischer Verfahren mit dem stark anwachsenden Datenverkehr auch zunehmend über kürzere Strecken bemerkbar, sodass auch dort vermehrt optische Kommunikationssysteme zum Einsatz kommen. Insgesamt nimmt die Anzahl der photonischen Komponenten, die in Kommunikationsanwendungen eingesetzt werden, dadurch rapide zu. Dies führt dazu, dass die einzelnen Bauteile kostengünstiger, energieeffizienter sowie kompakter werden müssen. Ähnlich zur Entwicklung in der Mikroelektronik, wo immer stärkere Miniaturisierung zu einer dramatischen Leistungssteigerung bei gleichzeitiger Reduktion von Kosten, Platzbedarf und Energieverbrauch geführt hat, soll dies in der Photonik durch die Anwendung von integrierten photonischen Schaltkreisen erreicht werden. Integrierte photonische Schaltkreise zeichnen sich durch hohe Funktionalität bei geringem Platzbedarf aus und ermöglichen eine kostengünstige Massenfertigung. Sie sind daher von erheblichem wissenschaftlichen, technischen und kommerziellen Interesse. Insbesondere die Integration auf Siliziumsubstraten verspricht dabei hohe Integrationsdichten, kombiniert mit der Möglichkeit zur Ko-Integration photonischer und elektronischer Schaltkreise. Ein entscheidender Vorteil ist dabei, dass Silizium seit Jahrzehnten das dominierende Material in der Halbleiterindustrie und eines der häufigsten Elemente der Erdkruste ist. Vorteilhaft ist also neben der guten Verfügbarkeit des Materials, insbesondere die Existenz von etablierten und zuverlässigen Prozessen aus der Mikroelektronik, speziell der CMOS-Fertigung, zur lithographischen Strukturierung. Zudem bietet Silizium viele für die integrierte Photonik günstige physikalische Eigenschaften. Beispielsweise die Transparenz im für die Datenübertragung technisch relevanten Spektralbereiche im Nahinfraroten zwischen 1260 nm und 1625 nm und einen hohen Brechungsindexkontrast zu Siliziumdioxid. Die unter dem Begriff Siliziumphotonik zusammengefasste Technologie ist daher eine vielversprechende Plattform für integrierte photonische Schaltkreise. Eines der wichtigsten Bauteile in der optischen Nachrichtentechnik ist der elektro-optische (EO) Modulator. An der Schnittstelle zwischen Elektronik und Optik ist er das zentrale Element in optischen Sendern. Neben geringen Herstellungskosten, geringem Platzbedarf und guter Energieeffizienz ist eine hohe Modulationsgeschwindigkeit eine essentielle Fähigkeit des Modulators, da diese hohe Bandbreiten in der Datenübertragung ermöglicht. Da Silizium aufgrund der punktsymmetrischen Kristallstruktur keine optische Nichtlinearität zweiter Ordnung aufweist, ist in reinem Silizium kein linearer EO Effekt (Pockels-Effekt) verfügbar. Elektro-optische Modulatoren aus Silizium basieren daher darauf, dass die Konzentration freier Ladungsträger in einem Siliziumwellenleiter moduliert wird, was beispielsweise durch Anlegen einer Spannung an einen pn-Übergang realisiert werden kann. Die Änderung der Konzentration freier Ladungsträger führt dabei zu einer Variation des optischen Brechungsindex (Plasmadispersions-Effekt). Dieser Effekt ist jedoch nicht effizient,wodurch die Energieeffizienz reiner Siliziummodulatoren insgesamt limitiert ist. Durch die heterogene Integration von Silizium mit weiteren Materialien lässt sich die Siliziumphotonik-Plattform erweitern. Organische EO Materialien lassen sich durch molekulares Design gezielt auf einen starken linearen EO Effekt hin optimieren. Durch die Kombination von Silizium-Nanowellenleitern und organischen EO Materialien lassen sich Hybridbauteile realisieren, welche wesentlich energieeffizienter als reine Siliziummodulatoren sind. In der englischsprachigen Fachliteratur werden diese Bauteile auch als silicon-organic hybrid (SOH) bezeichnet. Die vorliegende Arbeit befasst sich mit SOH-Modulatoren und deren praktischer Anwendung in der optischen Hochgeschwindigkeitskommunikation. In vorausgehenden Arbeiten wurden die fundamentalen Prinzipien von SOHModulatoren untersucht und deren grundlegende Einsetzbarkeit für die optische Datenübertragung gezeigt. Die vorliegende Arbeit baut darauf auf und adressiert gezielt Aspekte, die für einen praktischen Einsatz von SOH Bauteilen in optischen Kommunikationssystemen von großer Bedeutung sind: Um ein zielgerichtetes Design der Bauteile zu ermöglichen und grundlegende Zielkonflikte im Design zu erkennen, wird ein Modell für das dynamische EO Verhalten der Modulatoren entwickelt und experimentell verifiziert. Für die breitbandige Aufbau- und Verbindungstechnik werden Konzepte zur elektrischen Anbindung schneller SOH-Modulatoren entwickelt und demonstriert. Verschiedene Modulationsformate werden bei Bruttodatenraten von bis zu 160 Gbit/s erfolgreich getestet und demonstrieren die Eignung von SOHModulatoren für praktische Anwendungsszenarien. Kapitel 1 gibt eine kurze Einführung in das Gebiet der Siliziumphotonik und deren Bedeutung für die optische Datenübertragung. Kapitel 2 beschreibt die theoretischen und technologischen Grundlagen elektrooptischer Bauteile auf Basis der Siliziumphotonik. Dies umfasst einen Überblick über den zugehörigen Stand der Wissenschaft und Technik sowie die für die nachfolgenden Kapitel relevanten Konzepte aus der Hochfrequenz- und der Nachrichtentechnik. Kapitel 3 führt ein quantitatives Modell zur Beschreibung der dynamischen elektrischen und EO Eigenschaften von SOH-Modulatoren ein. Das Modell wird experimentell verifiziert und dient als Grundlage für verbesserte Bauteildesigns zukünftiger SOH-Modulatoren, mit denen sich Bandbreiten von mehr als 100 GHz und $\pi$-Spannungen von unter 1 V erreichen lassen. Kapitel 4 demonstriert die Eignung von SOH-Modulatoren für technisch relevante Intensitätsmodulation/Direktempfang-Verfahren (engl. intensity modulation/direct detection, IM/DD), die insbesondere für hochgradig skalierbare Übertragungssysteme mit kleinen und mittleren Reichweiten (board-to-board, rack-to-rack) interessant sind. In diesem Zusammenhang werden verschiedene IM/DD-Modulationsformate experimentell getestet und dabei Bruttodatenraten von bis zu 120 Gbit/s demonstriert. Kapitel 5 befasst sich mit der elektrischen Aufbau- und Verbindungstechnik für SOH-Modulatoren. Dies erfordert Platinen mit guten Hochfrequenzeigenschaften und kleinen Strukturgrößen, um eine hohe Integrationsdichte zu erreichen. Ein Verfahren zur Herstellung von hochfrequenztechnisch breitbandigen Keramikplatinen mit hoher räumlicher Auflösung wird vorgestellt. Mit Hilfe dieser Keramikplatinen wird ein mit Bonddrähten elektrisch angebundener SOH-Modulator vorgestellt und damit eine Bruttodatenrate von 160 Gbit/s demonstriert. Kapitel 6 fasst die vorliegende Arbeit zusammen und gibt einen Ausblick auf zukünftig notwendige Schritte, um die Anwendungsreife von SOH-Modulatoren zu erreichen. Zudem werden potentielle weitere Anwendungsfelder für SOH-Modulatoren diskutiert