Metrics for fast, low-cost adders in FPGA

In this paper several adder design techniques that probed to be very effective in full-custom integrated circuit design are presented as well as the conclusions regarding its implementation on FPGA. Particularly, in this work, Xilinx XC4000E family is selected as target technology and results achieved without using dedicated carry logic present in these devices are evaluated. This paper aims to substantiate the fact that these techniques indeed reduce delay time in other technologies than full custom design and from these results decide if it is worth trying implementations using XC4000E dedicated carry logic.Eje: Arquitectura, Redes y Sistemas Operativos (ARSO)Red de Universidades con Carreras en Informática (RedUNCI

Step skipping acceleration techniques on recursive logical circuits : Practical implementations on FPGA

This paper presents step skipping acceleration techniques for a class of convergence algorithms computing arithmetic functions. In particular, an extension of the fast adder carry-skip procedure is carried out for special purpose cellular array circuits implementing iterative logical functions for which some propagating information may be fruitfully computed ahead of the current step output computation. This information is thus carried to the next stage, accelerating the overall calculation. An application is given for the 2´s complement sign changing circuit, then for the step-skipping acceleration circuits used in the implementation of the ln(x) convergence algorithm. FPGA implementations on Xilinx Virtex IV have been achieved with comparative analysis of 32- to 512-bit computing algorithms.Workshop de Arquitecturas, Redes y Sistemas Operativos (WARSO)Red de Universidades con Carreras en Informática (RedUNCI

Metrics for FIR Filters based on distributed arithmetic in FPGA

In this paper, metrics regarding different architectures for distributed arithmetic based FIR filters in FPGA are presented. Main filter parameters are described as well as diverse design techniques applied: pipelining, bit-serial, digit-serial y bit-parallel. Each filter description was written in VHDL at RTL level. For achieving this goal no relative location (rloc) technique was used what redounds on more generic and expensive designs than those available through Core Generator tool. Implementation has been carried out over FPGAs belonging to Xilinx Virtex II family.Eje: IV - Workshop de procesamiento distribuido y paraleloRed de Universidades con Carreras en Informática (RedUNCI

Implementación de sumadores rápidos Carry-Select en FPGA

En este artículo se presenta una implementación eficiente de sumadores carry-select en FPGA. Se ajustó el diseño del los sumadores a las restricciones impuestas por las FPGAs pertenecientes a la familia Virtex II de Xilinx. Se analizaron varios sumadores con operandos de hasta 512 bits y con bloques condicionales de diferentes tamaños. Se verificó que dependiendo del tamaño de estos bloques, los sumadores carry-select implementados en este trabajo poseen mejores tiempos de computo respecto de los sumadores ripple-carry. Además se obtuvo una expresión matemática que puede utilizarse para determinar aproximadamente, en términos de velocidad, el tamaño óptimo de los bloques que conforman al sumador carry-select.VI Workshop de Procesamiento Distribuido y Paralelo (WPDP)Red de Universidades con Carreras en Informática (RedUNCI

Implementación de sumadores rápidos Carry-Select en FPGA

En este artículo se presenta una implementación eficiente de sumadores carry-select en FPGA. Se ajustó el diseño del los sumadores a las restricciones impuestas por las FPGAs pertenecientes a la familia Virtex II de Xilinx. Se analizaron varios sumadores con operandos de hasta 512 bits y con bloques condicionales de diferentes tamaños. Se verificó que dependiendo del tamaño de estos bloques, los sumadores carry-select implementados en este trabajo poseen mejores tiempos de computo respecto de los sumadores ripple-carry. Además se obtuvo una expresión matemática que puede utilizarse para determinar aproximadamente, en términos de velocidad, el tamaño óptimo de los bloques que conforman al sumador carry-select.VI Workshop de Procesamiento Distribuido y Paralelo (WPDP)Red de Universidades con Carreras en Informática (RedUNCI

Metrics for fast, low-cost adders in FPGA

In this paper several adder design techniques that probed to be very effective in full-custom integrated circuit design are presented as well as the conclusions regarding its implementation on FPGA. Particularly, in this work, Xilinx XC4000E family is selected as target technology and results achieved without using dedicated carry logic present in these devices are evaluated. This paper aims to substantiate the fact that these techniques indeed reduce delay time in other technologies than full custom design and from these results decide if it is worth trying implementations using XC4000E dedicated carry logic.Eje: Arquitectura, Redes y Sistemas Operativos (ARSO)Red de Universidades con Carreras en Informática (RedUNCI

Herramienta para diseño automático de arquitecturas a medida basadas en redes neuronales para reconocimiento de patrones visuales

El trabajo propone la construcción de una herramienta con interfaz intuitiva capaz de generar arquitecturas hardware de reconocimiento de patrones a partir de un conjunto de especificaciones de alto nivel ingresadas por el usuario. La salida de la herramienta es código de descripción hardware sintetizable (VHDL) que se utiliza para la configuración de una FPGA. Se propone que la herramienta facilite todas las etapas del desarrollo de sistemas de reconocimiento de patrones visuales.Eje: Arquitectura, redes y sistemas operativosRed de Universidades con Carreras en Informática (RedUNCI

Herramienta para diseño automático de arquitecturas a medida basadas en redes neuronales para reconocimiento de patrones visuales

El trabajo propone la construcción de una herramienta con interfaz intuitiva capaz de generar arquitecturas hardware de reconocimiento de patrones a partir de un conjunto de especificaciones de alto nivel ingresadas por el usuario. La salida de la herramienta es código de descripción hardware sintetizable (VHDL) que se utiliza para la configuración de una FPGA. Se propone que la herramienta facilite todas las etapas del desarrollo de sistemas de reconocimiento de patrones visuales.Eje: Arquitectura, redes y sistemas operativosRed de Universidades con Carreras en Informática (RedUNCI

Step skipping acceleration techniques on recursive logical circuits : Practical implementations on FPGA

This paper presents step skipping acceleration techniques for a class of convergence algorithms computing arithmetic functions. In particular, an extension of the fast adder carry-skip procedure is carried out for special purpose cellular array circuits implementing iterative logical functions for which some propagating information may be fruitfully computed ahead of the current step output computation. This information is thus carried to the next stage, accelerating the overall calculation. An application is given for the 2´s complement sign changing circuit, then for the step-skipping acceleration circuits used in the implementation of the ln(x) convergence algorithm. FPGA implementations on Xilinx Virtex IV have been achieved with comparative analysis of 32- to 512-bit computing algorithms.Workshop de Arquitecturas, Redes y Sistemas Operativos (WARSO)Red de Universidades con Carreras en Informática (RedUNCI

An improved convergence algorithm to compute ln(x) – FPGA implementations

This paper presents FPGA implementations of classical algorithms for computing ln(x) with some improvement at the level of the multiplication steps, and step skipping techniques. One starts from a practical implementation of ln(x) computation using a convergence method. The function is approximated by a multiplicative normalization technique, however, thanks to the peculiarity of the multiplicative factor, namely (1 + ai .2-i ), with ai ∈ {-1, 0, 1}, the successive multiplications have been replaced by additions. Doing so, one saves the use of LUT’s and eventually reduces processing time, as addition is generally faster than multiplication. Further, the acceleration technique, based on skipping trivial steps, improves performances. Implementations for FPGA are presented with time and slice cost evaluations. The Xilinx Virtex IV has been used for comparative analysis of 8 to 64-bit logarithm computing devices.II Workshop de Arquitecturas, Redes y Sistemas OperativosRed de Universidades con Carreras en Informática (RedUNCI