Diseño de un módulo I-IP para la detección de errores en periféricos de sistemas embebidos

Actualmente uno de los problemas más acuciantes de los sistemas electrónicos es que cada vez están más afectados por fallos transitorios y la posibilidad de producir un resultado erróneo en la ejecución como consecuencia de estos fallos transitorios no es despreciable. Si además se tiene en cuenta que los sistemas electrónicos cada vez son más utilizados en aplicaciones donde la fiabilidad es prioritaria, se hace necesario el desarrollo de técnicas para la mejora de la fiabilidad, y en particular, el desarrollo de soluciones basadas en módulos I-IP (Infrastructure IP). En el presente proyecto se ha realizado el diseño de un módulo I-IP de detección de errores para ser utilizado en un sistema embebido. Como caso de aplicación se ha utilizado un diseño basado en el microprocesador de aplicación aeroespacial LEON3 y el bus AMBA. El módulo diseñado es capaz de observar las transferencias entre el procesador y un periférico seleccionado y detectar errores en dichas transferencias. Para poder desarrollar el módulo de detección de errores, en primer lugar es necesario conocer la arquitectura del microprocesador LEON3, su entorno de desarrollo y el bus AMBA. El conjunto permite configurar el hardware y el software de un sistema embebido de altas prestaciones y gran complejidad. En esta memoria se resumen aspectos básicos sobre el LEON3, necesarios para el diseño del módulo. Posteriormente se realiza una explicación detallada de la metodología de diseño y la funcionalidad del módulo, entrando en detalle en cada uno de los bloques de los que se compone el mismo. Finalmente se exponen las pruebas realizadas al módulo y los resultados obtenidos. Se han realizado una serie de pruebas para comprobar el correcto funcionamiento del módulo, el espacio asociado a añadir el mismo a un diseño del LEON3 y su capacidad para la detección de errores en la transferencia del procesador a un periférico. El análisis de los resultados permite concluir que el módulo I-IP realizado permite detectar la mayoría de los errores debidos a fallos transitorios de tipo SEU con un aumento muy pequeño del hardware del sistema.Ingeniería Industria

Técnicas híbridas de tolerancia a fallos en microprocesadores

Este trabajo de tesis doctoral presenta tres nuevas técnicas de detección de errores de control de flujo en microprocesadores. Estas técnicas han sido implementadas de manera no intrusiva en un módulo hardware externo y se han combinado con técnicas de software para obtener una elevada capacidad de detección de errores. Se ha utilizado la interfaz de traza como medio de observación de la ejecución permitiendo la detección de errores de flujo de una manera no intrusiva y sin penalización en las prestaciones. La primera técnica propuesta ha sido denominada Predicción del Contador de Programa. Está técnica está basada en el cálculo del contador de programa a partir del código de instrucción actual y el valor previo del contador de programa. Esta técnica es capaz de detectar el subconjunto de errores que afectan al contador de programa de una manera muy eficiente y con un coste en términos de recursos necesarios para su implementación muy reducido. Adicionalmente, es importante destacar que la técnica Predicción del Contador de Programa es complementaria a las otras dos técnicas descritas en la tesis, Monitorización de firmas y Monitorización dual, y es necesaria para que éstas dos alcancen elevadas tasas de detección de errores de control de flujo. La técnica de Monitorización de Firmas realiza el cálculo de una firma online con el objetivo de verificar la ejecución de un bloque de instrucciones. Cada bloque tiene asignada una firma de referencia que es calculada en tiempo de compilación. La firma de referencia y la calculada en tiempo de ejecución son comparadas al final de la ejecución de cada bloque. Una de las mejoras que presenta esta técnica respecto a técnicas basadas en el cálculo de firmas propuestas por otros autores es que consigue reducir el tamaño de la memoria necesaria para almacenar las firmas de referencia utilizando una tabla denominada CFC-ST. Se han propuesto dos métodos de almacenamiento y acceso a la tabla CFC-ST, un método estático y un método dinámico. En ambos casos el impacto sobre el rendimiento del sistema es reducido al conseguir reducir el tamaño de la tabla necesaria para almacenar las firmas de referencia. La tercera técnica desarrollada en esta tesis doctoral es la técnica de Monitorización Dual. Esta técnica monitoriza la ejecución utilizando dos puntos de observación diferentes, la interfaz de traza y el bus de memoria. Gracias a estos dos puntos de observación se obtiene información de la ejecución en diferentes etapas del pipeline del microprocesador. En concreto se realiza la comparación del contador de programa y el código de instrucción obtenidos en la etapa de búsqueda con el valor de los mismos justo después de la etapa de ejecución. Uno de los puntos a destacar de las técnicas Monitorización Dual y Predicción del Contador de Programa es que pueden ser implementadas sin necesidad de almacenar información de la ejecución calculada en tiempo de compilación, reduciendo de una manera considerable el impacto sobre el rendimiento del sistema, ya que el número de recursos necesarios para su implementación es muy reducido. Se han realizado extensas campañas de inyección de fallos utilizando la herramienta AMUSE, lo cual nos ha permitido evaluar la efectividad de las tres técnicas propuestas en esta tesis doctoral. Los resultados obtenidos en cada una de las campañas de inyección demuestran que las técnicas presentadas en esta tesis detectan de una manera eficiente aquellos errores que afectan al flujo de programa alcanzando una buena solución de compromiso entre la cobertura a fallos y el impacto sobre el rendimiento del sistema.Programa Oficial de Doctorado en Ingeniería Eléctrica, Electrónica y AutomáticaPresidente: María Luisa López Vallejo.- Secretario: Enrique San Millán Heredia.- Vocal: Eduardo de la Torre Arnan

A Hybrid Fault-Tolerant LEON3 Soft Core Processor Implemented in Low-End SRAM FPGA

In this work we implemented a hybrid fault-tolerant LEON3 soft-core processor in a low-end FPGA (Artix-7) and evaluated its error detection capabilities through neutron irradiation and fault injection in an incremental manner. The error mitigation approach combines the use of SEC/DED codes for memories, a hardware monitor to detect control-flow errors, software-based techniques to detect data errors and configuration memory scrubbing with repair to avoid error accumulation. The proposed solution can significantly improve fault tolerance and can be fully embedded in a low-end FPGA, with reduced overhead and low intrusiveness

A New Hybrid Nonintrusive Error-Detection Technique Using Dual Control-Flow Monitoring

Hybrid error-detection techniques combine software techniques with an external hardware module that monitors the execution of a microprocessor. The external hardware module typically observes the control flow at the input or at the output of the microprocessor and compares it with the expected one. This paper proposes a new hybrid technique that monitors the control flow at both points and compares them to detect possible errors. The proposed approach does not require any software modification to detect control-flow errors. Fault-injection campaigns have been performed on an LEON3 microprocessor. The results show full control-flow error detection with no performance degradation and small area overhead. A complete solution can be obtained by complementing the proposed approach with software fault-tolerance techniques for data errors.This work was supported in part by the Spanish Government under Contract TEC2010-22095-C03-03