Thermal verification on FPGAs

Personal use of this material is permitted. Permission from IEEE must be obtained for all other uses, in any current or future media, including reprinting/republishing this material for advertising or promotional purposes, creating new collective works, for resale or redistribution to servers or lists, or reuse of any copyrighted component of this work in other works. E. Boemo, and S. López-Buedo, "Thermal verification on FPGAs", 23rd in NORCHIP Conference, 2005, p. 48 - 53Thermal verification of complex ICs can help the designer to detect if a particular block is working beyond specifications. A simple method is to extract the output frequencies of an array of ring-oscillators previously distributed in the die. The main advantage is that neither external transducers nor analog parts are necessary. Other possibility is to bias one of the clamping diodes usually present in the pads, and measure its junction forward voltage. In both cases, the measurement of temperature can be done in actual working conditions; that is, with the chip inside the case with its heat sink and fan.This research is supported by project number 07T/0052/2003-3 of the Consejería de Educación de la Comunidad Autónoma de Madrid, Spain

Thermal monitoring on FPGAs using ring-oscillators

The final publication is available at Springer via http://dx.doi.org/10.1007/3-540-63465-7_212Proceedings of 7th International Workshop, FPL '97 London, UK, September 1–3, 1997In this paper, a temperature-to-frequency transducer suitable for thermal monitoring on FPGAs is presented. The dependence between delay and temperature is used to produce a frequency drift on a ring-oscillator. Different sensors have been constructed and characterized using XC4000 and XC3000 chips, obtaining typical sensibilities of 50 kHz per °C. In addition, the utility of the Xilinx OSC4 cell as thermal transducer has been demonstrated. Although a complete temperature verification system requires a control unit with a frequency counter, the use of ring-oscillators presents several advantages: minimum FPGA elements are required; no analog parts exists; the additional hardware needed (multiplexers, prescaler, etc.) can be constructed using the resources of an FPGA, the thermal-related signals can be routed employing the standard interconnection network of the board, and finally, the sensors can be dynamically inserted or eliminated.This work has been supported by the CICYT of Spain under contract TIC95-0159. The authors wish to thank Javier Garrido for his valuable contribution during the setup of the experiments

A study about FPGA-based digital filters

Personal use of this material is permitted. Permission from IEEE must be obtained for all other uses, in any current or future media, including reprinting/republishing this material for advertising or promotional purposes, creating new collective works, for resale or redistribution to servers or lists, or reuse of any copyrighted component of this work in other works. J. Valls, M. M. Peiró, T. Sansaloni, and E. Boemo, "A study about FPGA-based digital filters", in IEEE Workshop on Signal Processing Systems, 1998, p. 192-201A set of operators suitable for digit-serial FIR filtering is presented. The canonical and inverted forms are studied. In each of these structures both the symmetrical and anti-symmetrical particular cases are also covered. All circuits have been implemented using an EPF10K50 Altera FPGA. The main results show that the canonical form presents less occupation and higher throughput. The 8-tap filter versions implemented can be applied in real-time processing with sample rate ranging up to 7 MHz using the bit-serial versions and up to 25 MHz with the bit-parallel one

Low-power FSMs in FPGA: Encoding alternatives

The final publication is available at Springer via http://dx.doi.org/10.1007/3-540-45716-X_36Proceedings of 12th International Workshop, PATMOS 2002 Seville, Spain, September 11–13, 2002In this paper, the problem of state encoding of FPGA-based synchronous finite state machines (FSMs) for low-power is addressed. Four codification schemes have been studied: First, the usual binary encoding and the One-Hot approach suggested by the FPGA vendor; then, a code that minimizes the output logic; finally, the so-called Two-Hot code strategy. FSMs of the MCNC and PREP benchmark suites have been analyzed. Main results show that binary state encoding fit well with small machines (up to 8 states), meanwhile One-Hot is better for large FSMs (over 16 states). A power saving of up to the 57% can be achieved selecting the appropriate encoding. An areapower correlation has been observed in spite of the circuit or encoding scheme. Thus, FSMs that make use of fewer resources are good candidates to consume less power.Ministry of Science of Spain, under Contract TIC2001-2688-C03-03, has supported this work. Additional funds have been obtained from Projects 658001 and 658004 of the Fundación General de la Universidad Autónoma de Madrid

Locomotion capabilities of a modular robot with eight pitch-yaw-connecting modules

This is an electronic version of the paper presented at the International Conference on Climbing and Walking Robots, held in 2006 on BrusselsIn this paper, a general classification of the modular robots is proposed, based on their topology and the type of connection between the modules. The loco- motion capabilities of the sub-group of pitch-yaw con- necting robots are analyzed. Five different gaits have been implemented and tested on a real robot composed of eight modules. One of them, rotating, has not been previously achieved. All gaits are implemented using a simple and elegant central pattern generator (CPG) ap- proach that simplify the algorithms of the controlling system

A comparison between lattice, cascade and direct form FIR filter structures by using a FPGA bit-serial distributed arithmetic implementation

Personal use of this material is permitted. Permission from IEEE must be obtained for all other uses, in any current or future media, including reprinting/republishing this material for advertising or promotional purposes, creating new collective works, for resale or redistribution to servers or lists, or reuse of any copyrighted component of this work in other works. M. M. Peiró, J. Valls, T. Sansaloni, A. P. Pascual, and E. I. Boemo, "A comparison between lattice, cascade and direct form FIR filter structures by using a FPGA bit-serial distributed arithmetic implementation", in 6th IEEE International Conference on Electronics, Circuits and Systems, 1999. Proceedings of ICECS '99, 2009, p. 241 - 244In this paper, several bit-serial, high-order implementations of cascade, lattice and direct-form FIR filters using Distributed Arithmetic (DA) are studied. Although lattice and cascade structures present many interesting properties related to quantification error and stability, the DA versions have not been thoroughly compared. Three types of filters with their particular bit-serial DA model error have been built using an ALTERA 10K50 FPGA and their area-time figure is analysed. The results show that a 60th order bit-serial cascade and direct-form implementation at nearly 4 MHz and a 40th order lattice structure at 7.5 MHz can be implemented. Moreover, the lattice filter presents the lower quantification erro

Implementación de Circuitos Self-Timed de 2 y 4 Fases en FPGAs

Versión electrónica de la ponencia presentada en Jornadas de Computación Reconfigurable y Aplicaciones, celebrado en Madrid en 2003Aunque los dispositivos programables tipo FPGAs están diseñados para la implementación eficiente de circuitos síncronos, en la actualidad constituyen la única opción disponible para prototipado rápido de circuitos self-timed. En este artículo se presentan algunas ideas para el diseño de estos circuitos en FPGAs, para dos principales protocolo: 2 y 4 fases. Como caso de estudio, se ha elegido la multiplicación binaria. Se ilustra el funcionamiento de estos circuitos y se realiza una comparación entre las dos opciones de sincronización. También se resumen los principales resultados en área, velocidad, retardo de pistas y fanout. Como marco tecnológico se utiliza una FPGA Xilinx Virtex II

Metodología para la reducción de consumo en circuitos integrados reprogramables

La utilización de una metodología de estimación y control del consumo de circuitos integrados resulta indispensable. En la actualidad, el calor generado por un circuito semicustom, a menudo sobrepasa los límites de disipación de los encapsulados. Hoy en día, el consumo medio de potencia de un chip se sitúa entre 1 y 10 vatios, con una tendencia a incrementarse en los próximos años al menos un orden de magnitud. Las ventajas de la reducción de consumo sobrepasan el campo de aplicación natural, relacionado con la electrónica portátil (ordenadores, telefonía, sistemas remotos de adquisición, etc.). En primer lugar, tiene un importante impacto económico, pues permite reemplazar encapsulados cerámicos por plásticos cuyo costo es al menos un 25% menor, y a la vez simplifica o elimina la necesidad de elementos de refrigeración, tales como ventiladores, disipadores o sensores de temperatura. Por otro lado, teniendo en cuenta que todas las causas de falla de los circuitos integrados crecen exponencialmente con la temperatura, la reducción del consumo aumenta la fiabilidad y vida del producto. Finalmente un valor elevado del consumo, se refleja en picos de corrientes síncronos con el reloj, que pueden afectar al funcionamiento del circuito hasta proyectar su influencia sobre aspectos aparentemente independientes como la complejidad del PCB o la sincronización. Uno de los aspectos más importantes para evitar un excesivo consumo, aún en las aplicaciones donde no existen restricciones en ese sentido, es que la velocidad de un circuito CMOS decrece en un factor del 0,35% por ºC. En consecuencia, existe una relación oculta entre diseño de bajo consumo y diseño de alta velocidad, reforzada por el hecho de que la capacidad de cada nodo afecta tanto al consumo como al ancho de banda. Así, la optimización del primer parámetro usualmente produce mejoras en el segundo.Eje: Redes, Arquitectura, Sistemas Distribuidos y Tiempo RealRed de Universidades con Carreras en Informática (RedUNCI

Metodología para la reducción de consumo en circuitos integrados reprogramables

La utilización de una metodología de estimación y control del consumo de circuitos integrados resulta indispensable. En la actualidad, el calor generado por un circuito semicustom, a menudo sobrepasa los límites de disipación de los encapsulados. Hoy en día, el consumo medio de potencia de un chip se sitúa entre 1 y 10 vatios, con una tendencia a incrementarse en los próximos años al menos un orden de magnitud. Las ventajas de la reducción de consumo sobrepasan el campo de aplicación natural, relacionado con la electrónica portátil (ordenadores, telefonía, sistemas remotos de adquisición, etc.). En primer lugar, tiene un importante impacto económico, pues permite reemplazar encapsulados cerámicos por plásticos cuyo costo es al menos un 25% menor, y a la vez simplifica o elimina la necesidad de elementos de refrigeración, tales como ventiladores, disipadores o sensores de temperatura. Por otro lado, teniendo en cuenta que todas las causas de falla de los circuitos integrados crecen exponencialmente con la temperatura, la reducción del consumo aumenta la fiabilidad y vida del producto. Finalmente un valor elevado del consumo, se refleja en picos de corrientes síncronos con el reloj, que pueden afectar al funcionamiento del circuito hasta proyectar su influencia sobre aspectos aparentemente independientes como la complejidad del PCB o la sincronización. Uno de los aspectos más importantes para evitar un excesivo consumo, aún en las aplicaciones donde no existen restricciones en ese sentido, es que la velocidad de un circuito CMOS decrece en un factor del 0,35% por ºC. En consecuencia, existe una relación oculta entre diseño de bajo consumo y diseño de alta velocidad, reforzada por el hecho de que la capacidad de cada nodo afecta tanto al consumo como al ancho de banda. Así, la optimización del primer parámetro usualmente produce mejoras en el segundo.Eje: Redes, Arquitectura, Sistemas Distribuidos y Tiempo RealRed de Universidades con Carreras en Informática (RedUNCI