Library Free Technology Mapping

This paper presents an efficient method for mapping a set of Boolean equations onto a set of Static CMOS Complex Gates (SCCGs) under a constraint in the number of serial transistors. This Library Free Technology Mapping (LFTM) approach uses a virtuallibrary of SCCGs available through a layout generator, instead of using a limited set of pre characterized cells. Our goal is to use a virtuallibrary of SCCGs to perform the mapping at the transistor leveI, in order to fit the topological constraints imposed by the CMOS technology. Limitations of previously proposed techniques to perform Library Free Technology Mapping are discussed. The proposed method, based on an one-to-one association of CMOS transistors with Binary Decision Diagram ares, is not dependent on the initial ordering of Boolean equations. Experimental results comparing this technique to previously published ones indicate that it generates good-quality solutions

Análise de Timing funcional de circuitos VLSI contendo portas complexas

Este artigo apresenta um conjunto de modelos e procedimentos que permitem a análise de timing funcional de circuitos que contenham portas complexas. Inicialmente, é apresentada uma revisão dos modelos computacionais e dos algoritmos utilizados na análise de timing de circuitos VLSI. A seguir, é proposta uma taxonomia que permite classificar os algoritmos de análise de timing funcional existentes segundo o número de caminhos simultaneamente tratados e segundo o método utilizado para testar a sensibilização dos caminhos. Finalmente, a análise de timing funcional de circuitos que contenham portas complexas e abordada.This article presents a set of models and procedures for performing functional timing analysis of circuits containing complex gates. Initially, a review on computational models and algorithms for timing analysis is presented. After then, it is proposed a new taxonomy for classifying the existing functional timing analysis algorithms. Such taxonomy classifies the algorithms according to the number of paths simultaneously treated and according to the method used for testing path sensitizability. Finally, the functional timing analysis of circuits containing complex gates is addressed

Desenvolvimento de técnicas de tolerância à falhas para componentes programáveis por SRAM

Este artigo discute técnicas de tolerância à falhas para componentes programáveis, conhecidos por FPGAs (Field Programmable Cate Arrays). Essas técnicas baseiam-se em modificações a nível de circuito lógico implementadas em descrição de alto nível, sem modificação na arquitetura do FPGA. O método baseado em descrição de alto nível utiliza redundância tripla de módulos (TMR) e a combinação entre redundância dupla de módulos (DMR) com detecção de erros concorrentes (CED), que pode lidar com falhas na parte lógica combinacional e seqüencial. Os métodos foram validados por experimentos ele injeção de falhas emulados em uma placa de prototipação. Os resultados foram analisados em termos de confiabilidade, número de pinos de entrada e saída, área e desempenho.This paper discusses fault-tolerant techniques for programmable devices, the well-know FPGAs (Field Programmable Gate Arrays). These techniques can be based on circuit level modifications, implemented at the high-level description, without modification in the FPGA architecture. The high-level method is based on Triple Modular Redundancy (TMR) and a combination of Duplication Modular Redundancy (DMR) with Concurrent Error Detection (CED) techniques, which are able to cope with upsets in the combinational and in the sequential logic. The methodology was validated by fault injection experiments in an emulation board. Results have been analyzed in terms of reliability, input and output pin count, area and performance

Uma interface XWindow/motif para o sistema marcela

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Uma interface XWindow/motif para o sistema marcela

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Validação de uma topologia para geração de circuitos integrados utilizando matrizes pré-difundidas

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Validação de uma topologia para geração de circuitos integrados utilizando matrizes pré-difundidas

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Verificação e eliminação de redundâncias em expressões lógicas

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Decomposição funcional de circuitos lógicos combinatórios

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