Contact resistances in trigate and FinFET devices in a Non-Equilibrium Green's Functions approach

We compute the contact resistances $R_{\rm c}$ in trigate and FinFET devices with widths and heights in the 4 to 24 nm range using a Non-Equilibrium Green's Functions approach. Electron-phonon, surface roughness and Coulomb scattering are taken into account. We show that $R_{\rm c}$ represents a significant part of the total resistance of devices with sub-30 nm gate lengths. The analysis of the quasi-Fermi level profile reveals that the spacers between the heavily doped source/drain and the gate are major contributors to the contact resistance. The conductance is indeed limited by the poor electrostatic control over the carrier density under the spacers. We then disentangle the ballistic and diffusive components of $R_{\rm c}$, and analyze the impact of different design parameters (cross section and doping profile in the contacts) on the electrical performances of the devices. The contact resistance and variability rapidly increase when the cross sectional area of the channel goes below $\simeq 50$ nm$^2$. We also highlight the role of the charges trapped at the interface between silicon and the spacer material.Comment: 16 pages, 15 figure

Study of strain and electrical properties in Si nanowire transistors

Ce document est le résultat de mon travail de thèse au sein du CEA-Leti Grenoble.Il couvre notamment l'évolution de l'effet piézorésistif et des propriétés de transport électrique de transistors à effet de champ en fonction de différentes variables telles que la géométrie, la température, la contrainte mécanique interne....Le point de focalisation de ce travail est d'étudier l'effet de la réduction à l'extrême des dimensions de canal et de grille dans les transistors MOSFET.Une attention spéciale a aussi été portée sur la modélisation des données électriques.Différents algorithmes sont utilisés pour extraire les paramètres clefs des dispositifs, leurs pertinences en fonction des dimensions sont discutées.Un modèle de l'évolution des coefficients piézorésistifs a été dérivé d'un modèle de transport pour les transistors à grilles multiple.Ce modèle permet de prévoir les variations des coefficients piézorésitifs avec la section (largeur et épaisseur du canal) pour un dispositif multigrille.Un effet qui n'est pas prévu par les théories standards pour les dispositifs à très faible section a été montré par les mesures, des hypothèses sont discutées pour expliquer cet effet.This document is the result of my thesis work at the CEA-Leti Grenoble.It covers the evolution of the piezoresistive effect and the electrical transport properties of field effect transistor device against several variable such as geometry, temperature, internal stress....The focus of this work is to understand the effect brought by extreme reducing of channel and gate dimensions in MOSFET transistors.A special attention is given on electrical data modeling. Different algorithms are used to extract key parameters of devices and their viability against the device dimensions considered is discussed. A new piezoresistive coefficients model is drawn from a known mobility model,it allows to draw a reliable tendancy of piezoresistive variation against the cross section (channel width and thickness) of a given multigate device.An effect not accountable by standard theory for small cross section was shown by the measurements, and some hypothesis are made and discussed to explain whose results

Etude expérimentale des effets mécaniques et géométriques sur le transport dans les transistors nanofils à effet de champ

This document is the result of my thesis work at the CEA-Leti Grenoble.It covers the evolution of the piezoresistive effect and the electrical transport properties of field effect transistor device against several variable such as geometry, temperature, internal stress....The focus of this work is to understand the effect brought by extreme reducing of channel and gate dimensions in MOSFET transistors.A special attention is given on electrical data modeling. Different algorithms are used to extract key parameters of devices and their viability against the device dimensions considered is discussed. A new piezoresistive coefficients model is drawn from a known mobility model,it allows to draw a reliable tendancy of piezoresistive variation against the cross section (channel width and thickness) of a given multigate device.An effect not accountable by standard theory for small cross section was shown by the measurements, and some hypothesis are made and discussed to explain whose results.Ce document est le résultat de mon travail de thèse au sein du CEA-Leti Grenoble.Il couvre notamment l'évolution de l'effet piézorésistif et des propriétés de transport électrique de transistors à effet de champ en fonction de différentes variables telles que la géométrie, la température, la contrainte mécanique interne....Le point de focalisation de ce travail est d'étudier l'effet de la réduction à l'extrême des dimensions de canal et de grille dans les transistors MOSFET.Une attention spéciale a aussi été portée sur la modélisation des données électriques.Différents algorithmes sont utilisés pour extraire les paramètres clefs des dispositifs, leurs pertinences en fonction des dimensions sont discutées.Un modèle de l'évolution des coefficients piézorésistifs a été dérivé d'un modèle de transport pour les transistors à grilles multiple.Ce modèle permet de prévoir les variations des coefficients piézorésitifs avec la section (largeur et épaisseur du canal) pour un dispositif multigrille.Un effet qui n'est pas prévu par les théories standards pour les dispositifs à très faible section a été montré par les mesures, des hypothèses sont discutées pour expliquer cet effet

Etude expérimentale des effets mécaniques et géométriques sur le transport dans les transistors nanofils à effet de champ

This document is the result of my thesis work at the CEA-Leti Grenoble.It covers the evolution of the piezoresistive effect and the electrical transport properties of field effect transistor device against several variable such as geometry, temperature, internal stress....The focus of this work is to understand the effect brought by extreme reducing of channel and gate dimensions in MOSFET transistors.A special attention is given on electrical data modeling. Different algorithms are used to extract key parameters of devices and their viability against the device dimensions considered is discussed. A new piezoresistive coefficients model is drawn from a known mobility model,it allows to draw a reliable tendancy of piezoresistive variation against the cross section (channel width and thickness) of a given multigate device.An effect not accountable by standard theory for small cross section was shown by the measurements, and some hypothesis are made and discussed to explain whose results.Ce document est le résultat de mon travail de thèse au sein du CEA-Leti Grenoble.Il couvre notamment l'évolution de l'effet piézorésistif et des propriétés de transport électrique de transistors à effet de champ en fonction de différentes variables telles que la géométrie, la température, la contrainte mécanique interne....Le point de focalisation de ce travail est d'étudier l'effet de la réduction à l'extrême des dimensions de canal et de grille dans les transistors MOSFET.Une attention spéciale a aussi été portée sur la modélisation des données électriques.Différents algorithmes sont utilisés pour extraire les paramètres clefs des dispositifs, leurs pertinences en fonction des dimensions sont discutées.Un modèle de l'évolution des coefficients piézorésistifs a été dérivé d'un modèle de transport pour les transistors à grilles multiple.Ce modèle permet de prévoir les variations des coefficients piézorésitifs avec la section (largeur et épaisseur du canal) pour un dispositif multigrille.Un effet qui n'est pas prévu par les théories standards pour les dispositifs à très faible section a été montré par les mesures, des hypothèses sont discutées pour expliquer cet effet

Robust and Programmable Logic-In-Memory Devices Exploiting Skyrmion Confinement and Channeling Using Local Energy Barriers

International audienceMagnetic skyrmions are promising candidates for logic-in-memory applications, intrinsically merging high-density nonvolatile data storage with computing capabilities, owing to their nanoscale size, fast motion, and mutual repulsions. However, concepts proposed so far suffer from reliability issues as well as inefficient conversion of magnetic information to electrical signals. In this paper, we propose a logicin-memory device, which exploits skyrmion confinement and channeling using anisotropy energy barriers to achieve reliable data storage and synchronous shift in racetracks combined with cascadable and reprogrammable logics relying purely on magnetic interactions. The device combines a racetrack shift register based on skyrmions confined in nanodots with full-adder (FA) gates. The designed FA is reprogrammable and cascadable and can also be used to perform simple logic operations such as AND, OR, NOT, NAND, XOR, and NXOR. The monolithic design of the logic gate and the absence of any complex electrical contacts makes the device ideal for integration with conventional CMOS circuitry

Programmable Skyrmion Logic Gates Based on Skyrmion Tunneling

International audienceMagnetic skyrmions are promising candidates as elementary nanoscale bits in logic-in-memory devices, intrinsically merging high-density memory and computing capabilities. Here we exploit the dynamics of skyrmions interacting with anisotropy energy barriers patterned by ion irradiation to design programmable logic gates. Using micromagnetic simulations with experimental parameters, we show that a fine tuning of the barrier height and width allows the selective tunneling of skyrmions between parallel nanotracks triggered by skyrmion-skyrmion interaction. This can be leveraged to design a skyrmion demultiplexer logic gate that works solely using skyrmions as logic inputs. By cascading and connecting demultiplexer gates with a specific topology, we develop a fully programmable logic gate capable of producing any possible logic output as a sum of all minterms generated by a given set of inputs without requiring any complex additional electric or magnetic interconversion. The proposed design is fully conservative and cascadable, enabling purely skyrmion-based logic-in-memory devices

Strain effect on mobility in nanowire MOSFETs down to 10 nm width: Geometrical effects and piezoresistive model

International audienceThe effect of strain on carrier mobility in triple gate Fully Depleted Silicon On Insulator (FDSOI) nanowires (NWs) is experimentally investigated through piezoresistance measurements. The piezoresitive coefficients have been extracted and analyzed for rectangular cross-section with varying aspect ratio (width vs. height). We propose an empirical model based on mobility separation between top and sidewall conduction surfaces of the NWs, and on the carrier density calculation in the cross-section of the NWs. The model allows fitting the piezoresistive coefficients and the carrier mobility for the different device geometries. We highlight an enhanced strain effect for Trigate nanowires with channel thickness below 11 nm. (C) 2016 Elsevier Ltd. All rights reserved

Integration platform for optical switching of magnetic elements

International audienc