Characterization of intra device mutual thermal coupling in multi finger SiGe:C HBTs

This paper studies the mutual coupling in trench isolated multi emitter bipolar transistors fabricated in a Si/SiGe:C HBT technology STMicroelectronics featuring fT and fmax of ~300GHz and ~400GHz, respectively. Thermal coupling parameters are extracted using three dimensional (3D) thermal TCAD simulations. The obtained parameters are implemented in a distributed transistor model that considers self-heating as well as thermal coupling between emitter fingers. Very good agreement is achieved between circuit simulations and DC measurements carried out on an in house designed test structure.Comment: Preprint, submitted to EDSSC 201

SiGe HBTs Optimization for Wireless Power Amplifier Applications

This paper deals with SiGe HBTs optimization for power amplifier applications dedicated to wireless communications. In this work, we investigate the fT-BVCEO tradeoff by various collector optimization schemes such as epilayer thickness and dopant concentration, and SIC and CAP characteristics. Furthermore, a new trapezoidal base Germanium (Ge) profile is proposed. Thanks to this profile, precise control of Ge content at the metallurgical emitter-base junction is obtained. Gain stability is obtained for a wide range of temperatures through tuning the emitter-base junction Ge percent. Finally, a comprehensive investigation of Ge introduction into the collector (backside Ge profile) is conducted in order to improve the fT values at high injection levels

Multiscale simulation of carbon nanotube transistors

In recent years, the understanding and accurate simulation of carbon nanotube-based transistors has become very challenging. Conventional simulation tools of microelectronics are necessary to predict the performance and use of nanotube transistors and circuits, but the models need to be refined to properly describe the full complexity of such novel type of devices at the nanoscale. Indeed, many issues such as contact resistance, low dimensional electrostatics and screening effects, demand for more accurate quantum approaches. This article reviews recent progresses on multiscale simulations which aim at bridging first principles calculations with compact modelling, including the comparison between semiclassical Monte Carlo and quantum transport approaches. © 2013 Elsevier Ltd. All rights reserved.We acknowledge support from the French National Research Agency, through the ANR/PNANO project ACCENT. A part of this work was supported by the European Community, through Network of Excellence NANOSIL (ICT-216171).Peer Reviewe

Interactions électrothermiques du transistor au circuit pour des technologies demi-THz TBH SiGe C

Ce travail concerne les transistors bipolaires à hétérogène TBH SiGe. En particulier, l'auto-échauffement des transistors unitaires et le couplage thermique avec leurs plus proches voisins périphériques sont caractérisés et modélisés. La rétroaction électrothermique intra- et inter-transistor est largement étudiée. En outre, l impact des effets thermiques sur la performance de deux circuits analogiques est évalué. L'effet d'autoéchauffement est évalué par des mesures à basse fréquence et des mesures impulsionnelles DC et AC. L'auto-échauffement est diminué de manière significative en utilisant des petites largeurs d'impulsion. Ainsi la dépendance fréquentielle de l autoéchauffementa été étudiée en utilisant les paramètres H et Y. De nouvelles structures de test ont été fabriqués pour mesurer l'effet de couplage. Les facteurs de couplage thermique ont été extraits à partir de mesures ainsi que par simulations thermiques 3D. Les résultats montrent que le couplage des dispositifs intra est très prononcé. Un nouvel élément du modèle de résistance thermique récursive ainsi que le modèle de couplage thermique a été inclus dans un simulateur de circuit commercial. Une simulation transitoire entièrement couplée d'un oscillateur en anneau de 218 transistors a été effectuée. Ainsi, un retard de porte record de 1.65ps est démontré. À la connaissance des auteurs, c'est le résultat le plus rapide pour une technologie bipolaire. Le rendement thermique d'un amplificateur de puissance à 60GHz réalisé avec un réseau multi-transistor ou avec un transistor à plusieurs doigts est évalué. La performance électrique du transistor multidoigt est dégradée en raison de l'effet de couplage thermique important entre les doigts de l'émetteur. Un bon accord est constaté entre les mesures et les simulations des circuits en utilisant des modèles de transistors avec le réseau de couplage thermique. Enfin, les perspectives sur l'utilisation des résultats sont données.The power generate by modern silicon germanium (SiGe) heterojunction bipolar transistors (HBTs) can produce large thermal gradients across the silicon substrate. The device opering temperature modifies model parameters and can significantly affect circuit operation. This work characterizes and models self-heating and thermal coupling in SiGe HBTs. The self-heating effect is evaluated with low frequency and pulsed measurements. A novel pulse measurement system is presented that allows isothermal DC and RF measurements with 100ns pulses. Electrothermal intra- and inter-device feedback is extensively studied and the impact on the performance of two analog circuits is evaluated. Novel test structures are designed and fabricated to measure thermal coupling between single transistors (inter-device) as well as between the emitter stripes of a multi-finger transistor (intra-device). Thermal coupling factors are extracted from measurements and from 3D thermal simulations. Thermally coupled simulations of a ring oscillator (RO) with 218 transistors and of a 60GHz power amplifier (PA) are carried out. Current mode logic (CML) ROs are designed and measured. Layout optimizations lead to record gate delay of 1.65ps. The thermal performance of a 60GHz power amplifier is compared when realized with a multi-transistor array (MTA) and with a multi-finger trasistor (MFT). Finally, perspectives of this work within a CAD based circuit design environment are discussed.BORDEAUX1-Bib.electronique (335229901) / SudocSudocFranceF

Contribution à la modélisation physique et électrique compacte du transistor à nanotube

Selon l ITRS, le transistor à nanotube de carbone est une des alternatives prometteuses au transistor MOS Silicium notamment en termes de taille de composant et d architectures de circuits innovantes. Cependant, à l heure actuelle, la maturité des procédés de fabrication de ces technologies ne permet pas de contrôler finement les caractéristiques électriques. C est pourquoi, nous proposons un modèle compact basé sur les principes physiques qui gouvernent le fonctionnement du transistor à nanotube. Cette modélisation permet de lier les activités technologiques à celles de conception de circuit dans le contexte de prototypage virtuel. Pour peu qu elle inclut des paramètres reflétant la variation des procédés, il est alors possible d estimer les performances potentielles des circuits intégrés. Le transistor à nanotube de carbone à modulation de hauteur de barrière (C-CNFET), i.e. MOS-like , est modélisé analytiquement en supposant le transport balistique des porteurs dans le canal. Le formalisme de Landauer est utilisé pour décrire le courant modulé par le potentiel du canal calculé de façon auto-cohérente avec la charge associée selon le potentiel appliqué sur la grille. Le modèle du transistor à nanotube de carbone double grille, DG-CNFET est basé sur celui du C-CNFET. Ce transistor est de type N ou P selon la polarisation de la grille supplémentaire. Ce transistor est modélisé de manière similaire pour les 3 régions : la partie interne modulée par la grille centrale, et les accès source et drain modulés par la grille arrière. La charge, plus complexe à calculer que celle du C-CNFET, est résolue analytiquement en considérant différentes plages de polarisation et d énergie. Le modèle du DG-CNFET a été mis en œuvre dans le cadre d architectures de circuits électroniques innovants : une porte logique à 2 entrées comportant 7 transistors CNFET dont 3 DG-CNFET pouvant, selon la polarisation des 3 entrées de configuration, réaliser 8 fonctions logiques différentes.According to ITRS, the carbon nanotube transistor is one promising alternative to the silicon MOS transistor particularly in terms of device dimensions and novel circuit architectures. However, today, the fabrication processes maturity of these technologies does not allow controlling accurately their electrical characteristics. That s why we propose a compact model based on physical principles that govern the nanotube transistor operation. That modelling allows linking the technological activities to the circuit design ones in the virtual prototyping context. As it includes parameters that reflect the processes variation, it is possible to estimate the potential performances of integrated circuits. The barrier-height modulated carbon nanotube transistor (C-CNFET), i.e. MOS-like transistor, is analytically modelled assuming ballistic transport of carriers in the channel. The Landauer s formalism is used to describe the current modulated by the channel potential which is self-consistently calculated with the associated charge according to the gate potential. The model of the double-gate carbon nanotube transistor, DG-CNFET, is based on the C-CNFET one. That transistor is N or P type depending on the additional gate polarisation. That transistor is modelled in a similar way for the 3 regions: the inner part modulated by the central gate, and the source and drain accesses modulated by the back gate. The charge, more complex to calculate than the C-CNFET one, is analytically solved considering different polarisation and energy ranges. Moreover, the DG-CNFET model has been used into novel electronic circuit architectures: a 2 inputs logic gate, composed of 7 CNFET transistors, 3 of which are DG-CNFET, able to realize 8 different logic functions, according to the polarisation of the 3 configuration inputs.BORDEAUX1-Bib.electronique (335229901) / SudocSudocFranceF

Compact Modeling of 3D Vertical Junctionless Gate-all-around Silicon Nanowire Transistors

International audienceThis paper presents a physics based, computationally efficient compact modeling approach for 3D vertical gate-all-around junctionless nanowire transistor (JLNT) arrays designed for future high performance computational logic circuit. The model features an explicit continuous analytical form adapted for a 14 nm channel JLNT technology and has been validated against extensive characterization results on a wide range of JLNT geometry, depicting good accuracy. Finally, preliminary logic circuit simulations have been performed for benchmarking performances of transistor logic circuits, such as inverters and ring oscillators, designed using the developed model

Investigations des effets non quasi-statiques dans le transistor bipolaire en vue de leur modélisation compacte

Les transistors rapides actuels présentent un retard lorsqu ils fonctionnent à très hautes fréquences ou en régime transitoire rapide. Cet effet est appelé effet non quasi-statique (NQS). Dans cette thèse, l effet NQS est analysé de manière concise de façon à être directement implanté dans les modèles de composant pour les bibliothèques de circuit en utilisant le langage standard VerilogA. Les mécanismes physiques à la base de l effet NQS sont évalués dans le domaine de fonctionnement petit signal et les résultats sont comparés aux travaux déjà publiés. S agissant du modèle standard bipolaire HICUM, les effets NQS latéraux et verticaux sont examinés séparément à partir du même modèle, en régime de fonctionnement transitoire et fréquentiel grâce à un sous-circuit dédié au calcul de la phase du signal. A partir de ce sous-circuit, la modélisation compacte avec HICUM est comparée aux données issues de mesures et issues de simulation amont. Enfin, un nouveau sous-circuit calculant l excès de phase est proposé pour prendre mieux en compte les effets non quasi-statiques dans les transistors bipolaires.Modern high speed (RF) transistors encounter certain delay while operated at high frequency or under fast transient condition. This effect is named as Non Quasi Static (NQS) effect. In the current work, NQS effect is analyzed in a concise manner so that it can be readily implemented in a compact model using the VerilogA description language. The basic physics behind this effect is investigated in small signal domain and the results are compared with the published work. In popular bipolar model HICUM lateral and vertical NQS are examined separately and uses the same model for both transient and AC operation which requires an additional minimum phase type sub circuit. Compact modeling with HICUM model is performed in both measurement and device simulated data. At last, an improved excess phase circuit is proposed to model the NQS effect.BORDEAUX1-Bib.electronique (335229901) / SudocSudocFranceF

Optimisation de transistors bipolaires à hétérojonctions Si/SiGe C en technologie BiCMOS 0.25 m pour les applications d'amplification de puissance

Le travail réalisé au cours de cette thèse porte sur l optimisation du transistor bipolaire à hétérojonction Si/SiGe:C pour les applications d amplification de puissance pour les communications sans fils. Nous présentons tout d abord la structure d étude. Il s agit du transistor bipolaire à hétérojonction Si/SiGe:C intégré en technologie BiCMOS 0.25 m sur plaques 200mm. La cellule dédiée à l amplification de puissance est présentée. Une attention particulière est apportée aux phénomènes thermiques inhérents à ce type de cellules ainsi qu aux solutions mises en œuvre pour les atténuer. Les diverses optimisations réalisées sur l architecture du TBH sont détaillées. Ces optimisations touchent à la fois à la modification du procédé technologique et au dessin du transistor. Notre étude porte sur l amélioration des performances petit et grand signal via l optimisation des paramètres technologiques définissant la structure épitaxiale intrinsèque de base et de collecteur ainsi que des règles de dessin du transistor. Enfin, deux types d architectures de TBH développées sont présentées. L une de type simple polysilicium quasi auto-alignée qui s intègre dans une technologie dédiée à l amplification de puissance, l autre présentant une structure double polysilicium également auto-alignée.The present work deals with Si/SiGe:C heterojonction bipolar transistor optimization for power amplifier applications dedicated to wireless communications. We first present the investigated structure, a Si/SiGe:C heterojonction bipolar transistor integrated in a 0.25 m BiCMOS technology on 200 mm wafers. We discuss the cell dedicated to power amplification. We have paid attention to thermal phenomenon linked to this kind of cell and to possible dedicated solutions. Various optimizations realized on HBT architecture are detailed. These optimizations concern technological process modifications and transistor design. The main objective of this work is to improve both large and small signal characteristics. This is obtained by transistor design rule variations, collector and base intrinsic parameters optimization. Finally, two kind of developed HBT architectures are presented. One, simple polysilicium quasi self aligned, integrated in a technology dedicated to power amplification, the other one fully self aligned with double polysilicium structure.BORDEAUX1-Bib.electronique (335229901) / SudocSudocFranceF

1/f Noise in 3D vertical gate-all-around junction-less silicon nanowire transistors

International audienceLow-frequency noise characteristics have been investigated in arrays of 14 nm gate-all-around vertical silicon junction-less nanowire transistors. Extensive measurements have been performed to study the evolution of the 1/f noise as a function of bias for nanowire arrays with different nanowire diameters and several numbers of nanowires in parallel. Measured drain current noise can be explained well by correlated mobility fluctuation noise theory. Although the conduction is mainly limited by the bulk, i.e., the core of the nanowire, additional trapping/release of charge carriers is observed due to an accumulation channel formed at higher gate bias. Additionally, for the first time in junction-less transistors, evidence of significant noise contribution from access regions at higher bias is observed that provides insight into 1/f noise origin