γ-rays irradiation effects on dielectric properties of Ti/Au/GaAsN Schottky diodes with 1.2%N

Dielectric properties of As grown and irradiated Ti /Au/GaAsN Schottky diodes with 1.2%N are investigated using capacitance/conductance-voltage measurements in 90–290 K temperature range and 50–2000 kHz frequency range. Extracted parameters are interface state density, series resistance, dielectric constant, dielectric loss, tangent loss and ac conductivity. It is shown that exposure to γ-rays irradiation leads to reduction in effective trap density believed to result from radiation-induced traps annulations. An increase in series resistance is attributed to a net doping reduction. Dielectric constant (ε’) shows usual step-like transitions with corresponding relaxation peaks in dielectric loss. These peaks shift towards lower temperature as frequency decrease. Temperature dependant ac conductivity followed an Arrhenius relation with activation energy of 153 meV in the 200–290 K temperature range witch correspond to As vacancy. The results indicate that γ-rays irradiation improves the dielectric and electrical properties of the diode due to the defect annealing effect

SiC polytypes and doping nature effects on electrical properties of ZnO-SiC Schottky diodes

Electrical properties of ZnO/SiC Schottky diodes with two SiC polytypes and N and P doping are investigated. Characterization was performed through I–V and C–V–f measurements. Schottky barrier height (Φb), ideality factor (n), and series resistance (Rs) were extracted from forward I–V characteristics. (Φb), carrier’s concentrations (Nd-Na) and (Rs) frequency dependence were extracted from C–V–f characteristics. The extracted n values suggest that current transport is dominated by interface generation-recombination and/or barrier tunneling mechanisms. When changing SiC polytypes, the rectifying ratio of ZnO/n-4HSiC is found to be twice that of ZnO/n-6HSiC. A change in doping nature gave a leakage current ratio of 40 between ZnO/p-4HSiC and ZnO/n- 4HSiC. These results indicate that ZnO/p-4HSiC diodes have a complex current transport compared to diodes on n-type SiC. From I-V measurements, barrier height values are 0.63eV, 0.65eV and 0.71 eV for heterojunction grown on n-6HSiC, n-4HSiC and p-4HSiC, respectively. C-V measurements gave higher values indicating the importance of interface density of states. Nss values at 1MHz frequency are 4.54×1011 eV-1 cm-2, 3×1012 eV-1 cm-2 and 8.13×1010 eV-1 cm-2 for ZnO/n-6HSiC, ZnO/n-4HSiC and ZnO/p-4HSiC, respectively. Results indicate the importance of SiC polytypes and its doping natur

Вплив розмірів пристрою на електричні властивості DG-SOI-MOSFET за допомогою програмного забезпечення Octave

Пристрій SOI-MOSFET із подвійним затвором (DG) розглядається як наступне покоління схем VLSI. У роботі ми показуємо вплив мініатюризації на попит та проблеми симетричної планарної конструкції DG-SOI-MOSFET низької потужності та високої продуктивності. Застосовуючи графічний підхід, який використовувався раніше і складається з чисельного моделювання, дійсного для всіх умов зсуву, від підпорогової до сильної інверсії та від лінійної до насичення, ми візуалізували еволюцію характеристик передачі, а також вихідних і електричних характеристик і вихідної провідності шляхом зміни кожного з параметрів незалежно: товщини оксиду (tox), довжини (L) і ширини каналу (W). Отримані результати дозволили перевірити, як кожен параметр впливає на різні електричні властивості DG-SOI-MOSFET. Було виявлено, що L, W і tox значним чином впливають на зазначені властивості, а даний транзистор також включає ефекти модуляції довжини каналу (CLM) та індуковане стоком зниження бар'єру (DIBL). Це дослідження показало здатність передбачити електричну поведінку DG-SOI-MOSFET за його геометричними розмірами та можливість вибору оптимальних розмірів для забезпечення високої продуктивності цього транзистора як в аналогових, так і в цифрових схемах.Double-gate (DG) SOI-MOSFET device is regarded as the next generation of VLSI circuits. In this paper, we show the impact of miniaturization on the demand and challenges of the undoped-body symmetric DG-SOI-MOSFET planar design for low power and high performance. By exploiting the graphical approach used previously, which consists of numerical simulations valid for all bias conditions, from subthreshold to strong inversion and from linear to saturation operation, we visualized the evolution of the transfer, output and electrical characteristics and output conductance by varying each of the parameters independently: oxide thickness (tox), channel length (L) and channel width (W). The results obtained allowed to verify how each dimension affects different electrical properties of the DG-SOI-MOSFET. It was found that L, W and tox significantly influence these properties, as well as this transistor includes the channel length-modulation (CLM) and drain induced barrier lowering (DIBL) effects. This study showed the ability to predict the electrical behavior of the DG-SOI-MOSFET by its geometrical dimensions, and the possibility of choosing the optimal dimensions to ensure high performance of this transistor in both analog and digital circuits

Комірка пам'яті 6T-SRAM з наднизьким енергоспоживанням, високим SNM, швидкодією і високою температурою в 3C-SiC за 130 нм технологією CMOS

У роботі було вивчено електричну поведінку комірки пам'яті 6T-SRAM в 3C-SiC за 130 нм технологією CMOS. Вивчення впливу співвідношення комірок (CR), напруги живлення (VDD) і температури (T) на статичний запас шуму (SNM), а також впливу температури на час запису показало, що така комірка характеризується низькою потужністю (P = 27 нВт), високою швидкістю (час запису τwrite = 0,305 нс) і широким запасом шуму (RSNM = 320 мВ), а також працює при низькій напрузі VDD = 1.2 В і високій температурі до 350 °C. Порівняння з літературою показало, що комірка пам'яті 6T-SRAM в SiC за 130 нм технологією CMOS характеризується гарною електричною поведінкою та високими електричними характеристиками.Semiconductor memories are becoming more and more present in the most hostile environments. In this paper, the electrical behavior of the 6T-SRAM memory cell in 3C-SiC in 130 nm CMOS technology was studied. The study of the effect of the cell ratio (CR), supply voltage (VDD) and temperature (T) on the static noise margin (SNM), as well as the influence of temperature on write time showed that this cell is characterized by a low power (P = 27 nW), a high speed (write time τwrite = 0.305 ns) and a wide noise margin (RSNM = 320 mV), and also it works under a low voltage VDD = 1.2 V and a high temperature up to 350 °C. The comparison with the literature has shown that the 6T-SRAM cell in SiC with 130 nm CMOS technology is characterized by good electrical behavior and high electrical performance