Proposition of a benchmark for evaluation of cores mapping onto NoC architectures

Proposition of a MC-CDMA Radiocommunication benchmark for evaluation of cores mapping onto NoC architectures. Illustration with CEA-LETI FAUST NoC in the context of 4-more European project

Flexible and Distributed Real-Time Control on a 4G Telecom MPSoC

International audienceApplications like 4G baseband modem require single-chip implementation to meet the integration and power consumption requirements. These applications demand a high computing performance with real-time constraints, low-power consumption and low cost. With the rapid evolution of telecom standards and the increasing demand for multi-standard products, the need for exible baseband solutions is growing. The concept of Multi-Processor System-on-Chip (MPSoC) is well adapted to enable hardware reuse between products and between multiple wireless standards in the same device. Based on the experience of two heterogeneous Software Defined Radio (SDR) telecom chipsets, this paper presents a distributed control architecture for the homoGENEous Processor arraY (GENEPY) platform for 4G applications. This MPSoC platform is built with telecom baseband processors interconnected with a Network-on-Chip. The control is performed by a MIPS processor embedded in each baseband processor. This control processor can locally reconfigure and schedule the applications with real-time telecom constraints

Heterogeneous vs Homogeneous MPSoC Approaches for a Mobile LTE Modem

International audienceApplications like 4G baseband modem require single-chip implementation to meet the integration and power consumption requirements. These applications demand a high computing performance with real-time constraints, low-power consumption and low cost. With the rapid evolution of tele- com standards and the increasing demand for multi-standard products, the need for flexible baseband solutions is growing. The concept of Multi-Processor System-on-Chip (MPSoC) is well adapted to enable hardware reuse between products and between multiple wireless standards in the same device. Heterogeneous architectures are well known solutions but they have limited flexibility. Based on the experience of two heterogeneous Software De- fined Radio (SDR) telecom chipsets, this paper presents the homoGENEous Processor arraY (GENEPY) platform for 4G ap- plications. This platform is built with SMEP units interconnected with a Network-on-Chip. The SMEP, implemented in 65nm low- power CMOS, can perform 3.2 GMAC/s with 77 GBits/s internal bandwidth at 400MHz. Two implementations of homogeneous GENEPY are compared to the heterogeneous MAGALI platform in terms of silicon area, performance and power consumption. Results show that a homogeneous approach can be more efficient and flexible than a heterogeneous approach in the context of 4G Mobile Terminals

3D advanced integration technology for heterogeneous systems

International audience3D integration technology is nowadays mature enough, offering today further system integration using heterogeneous technologies, with already many different industrial successes (Imagers, 2.5D Interposers, 3D Memory Cube, etc.). CEA-LETI has been developing for a decade 3D integration, and have pursued research in both directions: developing advanced 3D technology bricks (TSVs, µ-bumps, Hybrid Bonding, etc), and designing advanced 3D circuits as pioneer prototypes. In this paper, a short overview of some recent advanced 3D technology results is presented, including some latest 3D circuit's description

Architecture massivement parallèle : un réseau de cellules intégré pour la reconstruction d'images

Depuis quelques années, l'intérêt pour les problèmes de grande complexité tels que le traitement du signal et de l'image, et la limitation de puissance due a la séquentialité des opérations des machines basées sur le modèle de Von Neumann, ont pousse les informaticiens a étudier un nouveau modèle de traitement caractérisé par l'exécution parallèle des opérations. Nous proposons dans cette thèse une architecture massivement parallèle basée sur un réseau régulier de cellules, qui ont la particularité d'être totalement asynchrones et de pouvoir communiquer entre elles grâce a un mécanisme d'acheminement de messages. Chaque cellule comprend une partie de traitement élémentaire réalisant les fonctions nécessitées par l'application et une partie routage permettant d'acheminer les messages. Nous avons valide cette architecture en développant une machine complète dédiée a la reconstruction d'images. Pour cette application particulière, chaque cellule traite une sous-image, et le réseau est utilise pour réaliser des opérations d'épandage et de projection, qui sont essentielles dans les principales méthodes de reconstruction. Les différents paramètres de la cellule sont définis en fonction des contraintes temporelles, de manière a obtenir d'excellentes performances et une bonne activité globale du réseau. L'interface dans un environnement hôte d'une telle machine a été étudiée. Nous avons réalisé un circuit intégré comprenant une cellule, afin de développer une maquette de démonstratio

Conception et modélisation d'un système de contrôle d'applications de télécommunication avec une architecture de réseau sur puce (NoC)

L'évolution des technologies d'intégration sur silicium permet de réaliser des systèmes sur puce (SoC) implémentant un nombre croissant d'unités de traitement. Les structures de communication sur puce deviennent un lélément essentiel pour la conception d'un SoC. dans ce contexte, le LETI propose une plateforme implémentant les fonctionnalités de la couche physique pour des systèmes de télécommunication sans-fil haut-débit en utilisant une architecture de réseaux sur puces (NoC). Les contributions de cette thèse portent d'abord sur la modélisation des NoC. L'environnement de modélisation proposé est basé sur l'outil de simulation NS-2. Ensuite, les travaux abordent les problèmatiques de la gestion des communications et du contrôle des traitements avec un système distribué sur un NoC. La solution présentée utilise une architecture d'interface réseau reconfigurable associée à chaque unité de traitement. L'ensemble de cette approche a été modélisé et simulé dans un environnement mixte VHDL et SystemC.GRENOBLE1-BU Sciences (384212103) / SudocSudocFranceF

A Homogeneous MPSoC with Dynamic Task Mapping for Software Defined Radio

International audienceN/

Architecture massivement parallele : un reseau de cellules integre pour la reconstruction d'images

SIGLECNRS T Bordereau / INIST-CNRS - Institut de l'Information Scientifique et TechniqueFRFranc