Potentiels et limites de l'analyse pollinique de spéléothèmes quaternaires : applications à la reconstitution de l'environnement végétal de l'Homme préhistorique sur le pourtour Nord‑Méditerranéen

En contexte archéologique, l’analyse pollinique de spéléothèmes offre l’opportunité de caractériser la composition de l’environnement végétal de l’Homme préhistorique. L’évaluation des processus taphonomiques affectant la pluie pollinique lors du dépôt dans la calcite souligne les limites et les potentiels de ce type de support. Les résultats obtenus sur des sites préhistoriques du pourtour nord‑méditerranéen sont confrontés et corrélés à l’ensemble de l’information paléoécologique livrée par les données multidisciplinaires. Ces études palynologiques tentent aussi d’estimer la distribution spatiale des écosystèmes végétaux, la composante locale étant souvent la plus significative. Quand la formation des spéléothèmes coïncide avec des niveaux archéologiques, l’environnement local de l’Homme préhistorique peut être précisé.Pollen analysis on speleothems carry out detailed vegetal environment data in archaeological context. Pollen rain recorded in calcite is subject to a variety of taphonomic processes, pointing out limits and potentials of pollen analyses on speleothems. These records are evaluated in the light of multidisciplinary palaeoecological information from Northern Mediterranean prehistoric settlements. A main contribution of local vegetation with regard to spatial distribution of the different vegetal ecosystems is observed. When speleothem growths and archaeological layer deposits are synchronous, local environment of the prehistoric populations can be accurately documented

Caractérisation et modélisation de UTBB MOSFET sur SOI pour les technologies CMOS avancées et applications en simulations circuits

Τhe motivation for this dissertation is two of the main issues brought up by the scaling of new-era devices in contemporary MOSFET design: the development of an analytical and compact drain current model, valid in all regions of operation describing accurately the transfer and output characteristics of short-channel FDSOI devices and the investigation of reliability and variability issues of such advanced nanoscale transistors. Chapter II provides a theoretical and technical background for the better understanding of this dissertation, focusing on the critical MOSFET electrical parameters and the techniques for their extraction. It demonstrates the so-called Y-Function and Split-CV methodologies for electrical characterization in diverse types of semiconductors. The influence of AC signal oscillator level on effective mobility measurement by split C-V technique in MOSFETs is also analyzed. A new methodology based on the Lambert W function which allows the extraction of MOSFET parameters over the full gate voltage range, enabling to fully capture the transition between subthreshold and above threshold region, despite the reduction of supply voltage Vdd is presented. Finally, some basic elements concerning the low frequency noise (LFN) on MOSFETs characterization are described. Chapter III presents the analytical drain current compact modeling in nanoscale FDSOI MOSFETs. Simple analytical models for the front and back gate threshold voltages and ideality factors have been derived in terms of the device geometry parameters and the applied bias voltages with back gate control. An analytical compact drain current model has been developed for lightly doped UTBB FDSOI MOSFETs with back gate control, accounting for small geometry and other significant in such technologies effects and implemented via Verilog-A code for simulation of circuits in Cadence Spectre. Chapter IV is dealing with reliability issues in FDSOI transistors. The hot-carrier degradation of nanoscale UTBB FDSOI nMOSFETs has been investigated under different drain and gate bias stress conditions. The degradation mechanisms have been identified by combined LFN measurements at room temperature in the frequency and time domains. Based on our analytical compact model of Chapter III, an HC aging model is proposed enabling to predict the device degradation stressed under different bias conditions, using a unique set of few model parameters determined for each technology through measurements. Finally, the NBTI stress characteristics and the recovery behavior under positive bias temperature stress of HfSiON gate dielectric UTBB FDSOI pMOSFETs have been investigated. A model for the NBTI has been developed by considering hole-trapping/detrapping mechanisms, capturing the temperature and bias voltage dependence. In Chapter V studies of variability issues in advanced nano-scale devices are presented. The main sources of drain and gate current local variability have been thoroughly studied. In this aspect, a fully functional drain current mismatch model, valid for any gate and drain bias condition has been developed. The main local and global variability MOSFET parameters have been extracted owing to this generalized analytical mismatch model. Furthermore, the impact of the source-drain series resistance mismatch on the drain current variability has been investigated for 28nm Bulk MOSFETs. A detailed statistical characterization of the drain current local and global variability in sub 15nm Si/SiGe Trigate nanowire pMOSFETs and 14nm Si bulk FinFETs has been conducted. Finally, a complete investigation of the gate and drain current mismatch in advanced FDSOI devices has been performed. Finally, the impact of drain current variability on circuits in Cadence Spectre is presented. An overall summary of this dissertation is presented in Chapter VI, which highlights the key research contributions and future research directions are suggested.La motivation de cette thèse est deux des principaux problèmes soulevés par la mise à l'échelle des appareils de la nouvelle ère dans la conception MOSFET contemporaine: le développement d'un modèle de courant de drain analytique et compact, valable dans toutes les régions d'opération, décrivant précisément les caractéristiques Id-Vg et Id-Vd des dispositifs FDSOI à canaux courts et l'étude des problèmes de fiabilité et de variabilité de ces transistors évolués à l'échelle nanométrique. Le chapitre II fournit une base théorique et technique pour une meilleure compréhension de cette thèse, en mettant l'accent sur les paramètres électriques MOSFET critiques et les techniques d'extraction. Il démontre les méthodologies de Y-Function et de Split-CV pour la caractérisation électrique dans divers types de semiconducteurs. L'influence du niveau de l'oscillateur du signal AC sur la mesure de la mobilité efficace par la technique Split-CV dans MOSFET est également analysée. Une nouvelle méthodologie basée sur la fonction Lambert W qui permet d'extraire les paramètres MOSFET sur la gamme de tension de grille complète, permettant de décrire la transition entre les regions en dessous et au dessus du seuil, malgré la réduction de la tension d'alimentation. Enfin, certains éléments de base concernant le bruit à basse fréquence (LFN) sur la caractérisation MOSFET sont décrits. Le chapitre III présente la modélisation analytique et compacte du courant de drain dans les MOSFET FDSOI à l'échelle nanométrique. Des modèles analytiques simples pour les tensions de seuil de la grille avant et arrière et les facteurs d'idéalité ont été développés en termes de paramètres de géométrie du dispositif et de tensions de polarisation appliquées avec contrôle de la grille arrière. Un modèle analytique et compact de courant de drain a été développé pour les MOSFET FDSOI UTBB légèrement dopés avec contrôle de la grille arrière, prenant en compte la géométrie réduite et d'autres effets importants dans ces technologies et implémenté en Verilog-A pour la simulation des circuits dans Cadence Spectre. Le chapitre IV traite des problèmes de fiabilité dans les transistors FDSOI. La dégradation par des porteurs chauds des nMOSFET UTBB FDSOI decananométrique a été étudiée dans différentes conditions de stress de drain et de grille. Les mécanismes de dégradation ont été identifiés grâce à des mesures LFN à température ambiante dans les domaines de la fréquence et du temps. Un modèle de vieillissement HC est proposé permettant de prédire la dégradation du dispositif stressé dans différentes conditions de polarisation, en utilisant de paramètres uniques déterminés pour chaque technologie extraits par des mesures. Enfin, les caractéristiques de stress NBTI et le comportement de relaxation après stress sous la polarisation positive des pMOSFET UTBB FDSOI de grille HfSiON ont été étudiés. Un modèle pour le NBTI a été développé en considérant les mécanismes de piégeage/dépiégeage des trous, en fonction de la température et de la tension de polarisation. Le chapitre V présente des études sur les problèmes de variabilité dans les dispositifs décananométriques. Les principales sources de courant de drain et de grille de la variabilité locale ont été étudiées. Dans cet aspect, un modèle de courant de drain de la variabilité locale, valable pour toute condition de polarisation de grille et de drain, a été développé. Les principaux paramètres MOSFET de variabilité locale et globale ont été extraits par ce modèle pour différentes technologies CMOS (Bulk 28nm, FDSOI 14nm, Si bulk FinFET 14nm, nanofils Si/SiGe sous 15nm). L’impact de la variabilité du courant de drain sur les circuits de Cadence Spectre est présenté. Un résumé de cette thèse est présenté au chapitre VI, qui souligne les principales contributions à la recherche et les orientations de recherche futures sont suggérées

Electrical characterization and modeling of advanced nano-scale ultra thin body and buried oxide MOSFETs and application in circuit simulations

La motivation de cette thèse est deux des principaux problèmes soulevés par la mise à l'échelle des appareils de la nouvelle ère dans la conception MOSFET contemporaine: le développement d'un modèle de courant de drain analytique et compact, valable dans toutes les régions d'opération, décrivant précisément les caractéristiques Id-Vg et Id-Vd des dispositifs FDSOI à canaux courts et l'étude des problèmes de fiabilité et de variabilité de ces transistors évolués à l'échelle nanométrique. Le chapitre II fournit une base théorique et technique pour une meilleure compréhension de cette thèse, en mettant l'accent sur les paramètres électriques MOSFET critiques et les techniques d'extraction. Il démontre les méthodologies de Y-Function et de Split-CV pour la caractérisation électrique dans divers types de semiconducteurs. L'influence du niveau de l'oscillateur du signal AC sur la mesure de la mobilité efficace par la technique Split-CV dans MOSFET est également analysée. Une nouvelle méthodologie basée sur la fonction Lambert W qui permet d'extraire les paramètres MOSFET sur la gamme de tension de grille complète, permettant de décrire la transition entre les regions en dessous et au dessus du seuil, malgré la réduction de la tension d'alimentation. Enfin, certains éléments de base concernant le bruit à basse fréquence (LFN) sur la caractérisation MOSFET sont décrits. Le chapitre III présente la modélisation analytique et compacte du courant de drain dans les MOSFET FDSOI à l'échelle nanométrique. Des modèles analytiques simples pour les tensions de seuil de la grille avant et arrière et les facteurs d'idéalité ont été développés en termes de paramètres de géométrie du dispositif et de tensions de polarisation appliquées avec contrôle de la grille arrière. Un modèle analytique et compact de courant de drain a été développé pour les MOSFET FDSOI UTBB légèrement dopés avec contrôle de la grille arrière, prenant en compte la géométrie réduite et d'autres effets importants dans ces technologies et implémenté en Verilog-A pour la simulation des circuits dans Cadence Spectre. Le chapitre IV traite des problèmes de fiabilité dans les transistors FDSOI. La dégradation par des porteurs chauds des nMOSFET UTBB FDSOI decananométrique a été étudiée dans différentes conditions de stress de drain et de grille. Les mécanismes de dégradation ont été identifiés grâce à des mesures LFN à température ambiante dans les domaines de la fréquence et du temps. Un modèle de vieillissement HC est proposé permettant de prédire la dégradation du dispositif stressé dans différentes conditions de polarisation, en utilisant de paramètres uniques déterminés pour chaque technologie extraits par des mesures. Enfin, les caractéristiques de stress NBTI et le comportement de relaxation après stress sous la polarisation positive des pMOSFET UTBB FDSOI de grille HfSiON ont été étudiés. Un modèle pour le NBTI a été développé en considérant les mécanismes de piégeage/dépiégeage des trous, en fonction de la température et de la tension de polarisation. Le chapitre V présente des études sur les problèmes de variabilité dans les dispositifs décananométriques. Les principales sources de courant de drain et de grille de la variabilité locale ont été étudiées. Dans cet aspect, un modèle de courant de drain de la variabilité locale, valable pour toute condition de polarisation de grille et de drain, a été développé. Les principaux paramètres MOSFET de variabilité locale et globale ont été extraits par ce modèle pour différentes technologies CMOS (Bulk 28nm, FDSOI 14nm, Si bulk FinFET 14nm, nanofils Si/SiGe sous 15nm). L’impact de la variabilité du courant de drain sur les circuits de Cadence Spectre est présenté. Un résumé de cette thèse est présenté au chapitre VI, qui souligne les principales contributions à la recherche et les orientations de recherche futures sont suggérées.Τhe motivation for this dissertation is two of the main issues brought up by the scaling of new-era devices in contemporary MOSFET design: the development of an analytical and compact drain current model, valid in all regions of operation describing accurately the transfer and output characteristics of short-channel FDSOI devices and the investigation of reliability and variability issues of such advanced nanoscale transistors. Chapter II provides a theoretical and technical background for the better understanding of this dissertation, focusing on the critical MOSFET electrical parameters and the techniques for their extraction. It demonstrates the so-called Y-Function and Split-CV methodologies for electrical characterization in diverse types of semiconductors. The influence of AC signal oscillator level on effective mobility measurement by split C-V technique in MOSFETs is also analyzed. A new methodology based on the Lambert W function which allows the extraction of MOSFET parameters over the full gate voltage range, enabling to fully capture the transition between subthreshold and above threshold region, despite the reduction of supply voltage Vdd is presented. Finally, some basic elements concerning the low frequency noise (LFN) on MOSFETs characterization are described. Chapter III presents the analytical drain current compact modeling in nanoscale FDSOI MOSFETs. Simple analytical models for the front and back gate threshold voltages and ideality factors have been derived in terms of the device geometry parameters and the applied bias voltages with back gate control. An analytical compact drain current model has been developed for lightly doped UTBB FDSOI MOSFETs with back gate control, accounting for small geometry and other significant in such technologies effects and implemented via Verilog-A code for simulation of circuits in Cadence Spectre. Chapter IV is dealing with reliability issues in FDSOI transistors. The hot-carrier degradation of nanoscale UTBB FDSOI nMOSFETs has been investigated under different drain and gate bias stress conditions. The degradation mechanisms have been identified by combined LFN measurements at room temperature in the frequency and time domains. Based on our analytical compact model of Chapter III, an HC aging model is proposed enabling to predict the device degradation stressed under different bias conditions, using a unique set of few model parameters determined for each technology through measurements. Finally, the NBTI stress characteristics and the recovery behavior under positive bias temperature stress of HfSiON gate dielectric UTBB FDSOI pMOSFETs have been investigated. A model for the NBTI has been developed by considering hole-trapping/detrapping mechanisms, capturing the temperature and bias voltage dependence. In Chapter V studies of variability issues in advanced nano-scale devices are presented. The main sources of drain and gate current local variability have been thoroughly studied. In this aspect, a fully functional drain current mismatch model, valid for any gate and drain bias condition has been developed. The main local and global variability MOSFET parameters have been extracted owing to this generalized analytical mismatch model. Furthermore, the impact of the source-drain series resistance mismatch on the drain current variability has been investigated for 28nm Bulk MOSFETs. A detailed statistical characterization of the drain current local and global variability in sub 15nm Si/SiGe Trigate nanowire pMOSFETs and 14nm Si bulk FinFETs has been conducted. Finally, a complete investigation of the gate and drain current mismatch in advanced FDSOI devices has been performed. Finally, the impact of drain current variability on circuits in Cadence Spectre is presented. An overall summary of this dissertation is presented in Chapter VI, which highlights the key research contributions and future research directions are suggested

Ηλεκτρικός χαρακτηρισμός και ανάπτυξη μοντέλων προηγμένων MOSFET νανοκλίμακας υπέρλεπτου υμενίου και εμφυτευμένου οξειδίου και εφαρμογή σε προσομοίωση κυκλωμάτων

Τhe motivation for this dissertation is two of the main issues brought up by the scaling of new-era devices in contemporary MOSFET design: the development of an analytical and compact drain current model, valid in all regions of operation describing accurately the transfer and output characteristics of short-channel FDSOI devices and the investigation of reliability and variability issues of such advanced nanoscale transistors. Chapter II provides a theoretical and technical background for the better understanding of this dissertation, focusing on the critical MOSFET electrical parameters and the techniques for their extraction. It demonstrates the so-called Y-Function and Split-CV methodologies for electrical characterization in diverse types of semiconductors. The influence of AC signal oscillator level on effective mobility measurement by split C-V technique in MOSFETs is also analyzed. A new methodology based on the Lambert W function which allows the extraction of MOSFET parameters over the full gate voltage range, enabling to fully capture the transition between subthreshold and above threshold region, despite the reduction of supply voltage Vdd is presented. Finally, some basic elements concerning the low frequency noise (LFN) on MOSFETs characterization are described. Chapter III presents the analytical drain current compact modeling in nanoscale FDSOI MOSFETs. Simple analytical models for the front and back gate threshold voltages and ideality factors have been derived in terms of the device geometry parameters and the applied bias voltages with back gate control. An analytical compact drain current model has been developed for lightly doped UTBB FDSOI MOSFETs with back gate control, accounting for small geometry and other significant in such technologies effects and implemented via Verilog-A code for simulation of circuits in Cadence Spectre. Chapter IV is dealing with reliability issues in FDSOI transistors. The hot-carrier degradation of nanoscale UTBB FDSOI nMOSFETs has been investigated under different drain and gate bias stress conditions. The degradation mechanisms have been identified by combined LFN measurements at room temperature in the frequency and time domains. Based on our analytical compact model of Chapter III, an HC aging model is proposed enabling to predict the device degradation stressed under different bias conditions, using a unique set of few model parameters determined for each technology through measurements. Finally, the NBTI stress characteristics and the recovery behavior under positive bias temperature stress of HfSiON gate dielectric UTBB FDSOI pMOSFETs have been investigated. A model for the NBTI has been developed by considering hole-trapping/detrapping mechanisms, capturing the temperature and bias voltage dependence. In Chapter V studies of variability issues in advanced nano-scale devices are presented. The main sources of drain and gate current local variability have been thoroughly studied. In this aspect, a fully functional drain current mismatch model, valid for any gate and drain bias condition has been developed. The main local and global variability MOSFET parameters have been extracted owing to this generalized analytical mismatch model. Furthermore, the impact of the source-drain series resistance mismatch on the drain current variability has been investigated for 28nm Bulk MOSFETs. A detailed statistical characterization of the drain current local and global variability in sub 15nm Si/SiGe Trigate nanowire pMOSFETs and 14nm Si bulk FinFETs has been conducted. Finally, a complete investigation of the gate and drain current mismatch in advanced FDSOI devices has been performed. Finally, the impact of drain current variability on circuits in Cadence Spectre is presented. An overall summary of this dissertation is presented in Chapter VI, which highlights the key research contributions and future research directions are suggested.Στόχος της παρούσας διδακτορικής διατριβής είναι η αντιμετώπιση ζητημάτων που προκύπτουν από την ελάττωση στις διαστάσεις των διατάξεων MOSFET δύο πυλών πλήρους κένωσης πυριτίου-πάνω σε-μονωτή (Fully Depleted Silicon-On-Insulator – FDSOI MOSFET) στον σύγχρονο σχεδιασμό MOSFET, δηλαδή την ανάπτυξη ενός αναλυτικού και συμπαγούς μοντέλου ρεύματος απαγωγού, που θα ισχύει σε όλες τις περιοχές λειτουργίας του τρανζίστορ, από την ασθενή εώς την ισχυρή αναστροφή και που θα περιγράφει με ακρίβεια τις χαρακτηριστικές εισόδου και εξόδου των διατάξεων νανο-κλίμακας FDSOI και την διερεύνηση ζητημάτων επιδόσεων -δηλαδή αξιοπιστίας (reliability) και μεταβλητότητας (variability)- αυτών των προηγμένων διατάξεων νανοκλίμακας.Αρχικά, παρουσιάζουμε μια νέα μεθοδολογία για την εξαγωγή των ηλεκτρικών παραμέτρων διατάξεων νανοκλίμακας FDSOI MOSFET που ισχύει σε όλο το εύρος της τάσης πύλης και βασίζεται στην συνάρτηση Lambert W. Με χρήση των μετρήσεων χωρητικότητας επιβεβαιώνεται ότι η συνάρτηση Lambert W μπορεί να περιγράψει πολύ καλά το φορτίο αναστροφής σαν συνάρτηση της τάσης της πύλης για αυτά τα τρανζίστορ. Με βάση την εξίσωση του ρεύματος απαγωγού στην γραμμική περιοχή που περιλαμβάνει το φορτίο αναστροφής που περιγράφεται από τη συνάρτηση Lambert της τάσης πύλης και την τυπική εξίσωση ευκινησίας επιτυγχάνεται η εξαγωγή των πέντε βασικών ηλεκτρικών παραμέτρων (τάση κατωφλίου - Vt, συντελεστής κλίσης υποκατωφλίου -ideality factor - η, ευκινησία χαμηλού πεδίου - μ0, συντελεστές εξασθένησης της ευκινησίας πρώτης και δεύτερης τάξης - θ1 και θ2) των MOSFET από τις πειραματικές χαρακτηριστικές εισόδου. Η παρούσα μεθοδολογία για την εξαγωγή των ηλεκτρικών παραμέτρων των MOSFET έχει επαληθευτεί σε ένα ευρύ φάσμα μηκών καναλιού καθώς και τάσεων της πίσω πύλης σε διατάξεις νανο-κλίμακας FDSOI, αποδεικνύοντας έτσι την απλότητα, την ακρίβεια και την ανθεκτικότητα της.Έπειτα, αναπτύσσουμε απλές εκφράσεις για την ελάχιστη τιμή των κατανομών του δυναμικού κατά μήκος του καναλιού της μπροστά και πίσω πύλης με την βοήθεια των οποίων αναπτύσσουμε αναλυτικά μοντέλα για τις τάσεις κατωφλίου και τους συντελεστές ιδανικότητας της μπροστά και πίσω πύλης για τα τρανζίστορ χαμηλής συγκέντρωσης προσμίξεων υπέρλεπτου υμενίου και εμφυτευμένου οξειδίου (Ultra Thin Body and Box - UTBB) FDSOI MOSFETs. Με βάση τα μοντέλα των τάσεων κατωφλίου και των συντελεστών ιδανικότητας αναπτύσσουμε ένα αναλυτικό και συμπαγές μοντέλο για το ρεύμα του απαγωγού για τα χαμηλής συγκέντρωσης προσμίξεων UTBB FDSOI MOSFETs με έλεγχο της πίσω πύλης, με βάση το οποίο μπορεί και περιγράφεται μόνο με μία εξίσωση ρεύματος η συμπεριφορά του τρανζίστορ σε όλες τις περιοχές λειτουργίας του. Το μοντέλο ρεύματος περιλαμβάνει το φαινόμενο μείωσης του φράγματος δυναμικού της επαφής πηγής-διαύλου λόγω της τάσης απαγωγού-πηγής (DIBL), το φαινόμενο διαμόρφωσης μήκους του καναλιού (Channel-Length Modulation - CLM), το φαινόμενα υποβάθμισης της ευκινησίας και του κορεσμού της ταχύτητας των ηλεκτρονίων, τα κβαντικά φαινόμενα καθώς και τα φαινόμενα αυτοθέρμανσης (self-heating) και αύξησης της ταχύτητας κόρου (velocity overshoot). Οι παράμετροι ευκινησίας (μ0, θ1 και θ2) καθώς και οι παράμετροι της τάσης κατωφλίου (Αc, Bc και Δφf) εξήχθησαν από τα πειραματικά δεδομένα ενώ στο μοντέλο χρησιμοποιούνται μόνον τρεις παράμετροι προσαρμογής (VE, r και λw). Η καλή ακρίβεια του μοντέλου το καθιστά κατάλληλο για εφαρμογή σε εργαλεία προσομοίωσης κυκλώματος. Πράγματι, το αναλυτικό μοντέλο ρεύματος απαγωγού υλοποιείται μέσω κώδικα Verilog-A για προσομοίωση θεμελιωδών κυκλωμάτων στο Cadence Spectre.Μετά την ανάπτυξη του αναλυτικού συμπαγούς μοντέλου ρεύματος απαγωγού, μελετώνται ζητήματα αξιοπιστίας για αυτά τα τρανζίστορ SOI νανοκλίμακας υπέρλεπτού υμενίου και εμφυτευμένου οξειδίου, συμπεριλαμβανομένου της ηλεκτρικής καταπόνησης λόγω θερμών φορέων (Hot Carrier Injection stress - HCI) και υπό συνθήκες αρνητικής πόλωσης της πύλης σε υψηλή θερμοκρασία (Negative Βias Τemperature Ιnstability - NBTI). Το φαινόμενο των θερμών φορέων παρατηρείται κοντά στο άκρο του απαγωγού εξαιτίας θερμών φορέων επιταχυνόμενων στο κανάλι και κυριαρχεί σε διατάξεις n-MOS , ενώ αντίθετα, το φαινομενο NBTI κυριαρχεί σε διατάξεις p-MOS κατά μήκος ολόκληρου του καναλιού όταν εφαρμόζεται αρνητική τάση πύλης-πηγής:-Κατά το φαινόμενο της ηλεκτρικής καταπόνησης HCI τα τρανζίστορ καταπονούνται εφαρμόζοντας τάση “καταπόνησης” στα ηλεκτρόδια της πύλης και του απαγωγού. Στην ανάλυσή μας, οι παγίδες που προκαλούνται από θερμούς φορείς (Hot Carriers - HC) διερευνώνται με μετρήσεις θορύβου χαμηλών συχνοτήτων (Low Frquency Noise - LFN) τόσο στο πεδίο της συχνότητας όσο και στο πεδίο του χρόνου. Τα μετρούμενα φάσματα θορύβου αποτελούνται από συνιστώσες τύπου 1/f (flicker noise) καθώς και Lorentzian. Αφού εντοπίσαμε τους μηχανισμούς υποβάθμισης και χρησιμοποιώντας το αναλυτικό μοντέλο ρεύματος απαγωγού, αναπτύσσουμε ένα ημι-εμπειρικό μοντέλο που προβλέπει με καλή ακρίβεια την υποβάθμιση των διατάξεων που υπόκεινται σε συνθήκες ηλεκτρικής καταπόνησης λόγω θερμών φορέων κάτω από διαφορετικές συνθήκες καταπόνησης και χρησιμοποιώντας ένα μοναδικό σύνολο παραμέτρων.-Όσον αφορά το φαινόμενο του NBTI, οι μετατόπισεις της τάσης κατωφλίου κατά τη διάρκεια της ηλεκτρικής καταπόνησης σε διαφορετικές συνθήκες θερμοκρασίας και τάσης πόλωσης δείχνουν ότι το NBTI κυριαρχείται από την παγίδευση οπών σε προϋπάρχουσες παγίδες του διηλεκτρικού της πύλης, ενώ η διεργασία της επαναφοράς (recovery) ακολουθεί μια λογαριθμική χρονική εξάρτηση. Αξιοποιώντας τις πειραματικές παρατηρήσεις αναπτύσσούμε ένα μοντέλο NBTI που προβλέπει την εξάρτηση τόσο από την θερμοκρασία όσο και από την πόλωση της πύλης για αυτές τις διατάξεις UTBB FDSOI p-MOSFETs με μηδενική πόλωση της πίσω πύλης και μικρή τάση πόλωσης του απαγωγού.Τέλος, το τελευταίο μέρος της διατριβής ασχολείται με το φαινόμενο της τοπικής μεταβλητότητας (local variability) σε προηγμένες διατάξεις νανο-κλίμακας. Οι κύριες πηγές που προκαλούν το φαινόμενο της τοπικής μεταβλητότητας των ρευμάτων του απαγωγού και της πύλης μελετώνται διεξοδικά. Έτσι λοιπόν, αναπτύσσουμε ένα πλήρους λειτουργίας μοντέλο που περιγράφει το φαινόμενο των τοπικών μεταβολών του ρεύματος απαγωγού, το οποίο ισχύει για οποιαδήποτε κατάσταση πόλωσης της πύλης και του απαγωγού. Το μοντέλο αυτό συμπεριλαμβάνει όλες τις κύριες πηγές τοπικής μεταβλητότητας του ρεύματος απαγωγού -για τις οποίες θεωρούμε ότι δεν υπάρχει κάποιος μεταξύ τους συσχετισμός- δηλαδή τις τοπικές διακυμάνσεις της τάσης κατωφλίου, του συντελεστή κέρδους, της αντίστασης σειράς απαγωγού-πηγής καθώς και του συντελεστή ιδανικότητας. Όσον αφορά στην μοντελοποίηση της τοπικής μεταβλητότητας της πύλης, λαμβάνονται υπόψη οι τοπικές διακυμάνσεις της τάσης κατωφλίου και του πάχους του οξειδίου της πύλης. Τα προτεινόμενα μοντέλα που περιγράφουν τις τοπικές μεταβλητότητες των ρευμάτων του απαγωγού και της πύλης επαληθεύονται χρησιμοποιώντας ένα συμπαγές μοντέλο που βασίζεται στην συνάρτηση Lambert και εκτελώντας προσομοιώσεις Monte Carlo που αναπαράγουν με ακρίβεια τις πειραματικά μετρημένες μεταβολές ρεύματος. Στη συνέχεια, χάρις στα προτεινόμενα μοντέλα τοπικών μεταβλητότητων, χαρακτηρίζουμε διάφορες προηγμένες τεχνολογίες από την άποψη της απόδοσης τους σε τοπικές (local) και καθολικές (global) μεταβλητότητες. Πράγματι, διεξάγεται λεπτομερής στατιστικός χαρακτηρισμός των τοπικών και καθολικών διακυμάνσεων του ρεύματος απαγωγού σε τραζίστορ πυριτίου (Si) FinFET τεχνολογίας 14 nm και σε διατάξεις τριπλής πύλης πυριτίου/πυριτίου-γερμανίου (Si/SiGe) νανοσυρμάτων p-MOSFETs τεχνολογίας κάτω από 15 nm. Για το σκοπό αυτό, εξάγουμε τις παραμέτρους της τοπικής μεταβλητότητας, οι οποίες δείχνουν ότι, παρά τις εξαιρετικά μικρές τους διαστάσεις, οι διατάξεις αυτές παρουσιάζουν σχετικά καλή απόδοση όσον αφορά στην τοπική αλλά και την καθολική μεταβλητότητα. Επιπλέον, διερευνούμε την επίπτωση των τοπικών διακυμάνσεων της αντίστασης σειράς πηγής-απαγωγού στην συνολική τοπική μεταβλητότητα του ρεύματος απαγωγού σε διατάξεις MOSFETs μεγάλου πάχους καναλιού τεχνολογίας 28 nm. Τέλος, διεξάγουμε μια πλήρη διερεύνηση των τοπικών μεταβλητοτήτων των ρευμάτων πύλης και απαγωγού σε προηγμένες διατάξεις UTBB FDSOI MOSFETs τεχνολογίας 14 nm. Στο σημείο αυτό αξίζει να τονισουμε πως αυτά τα συμπαγή μοντέλα που περιγράφουν τις τοπικές μεταβλητότητες των ρευμάτων της πύλης και του απαγωγού και εφαρμόζονται τόσο σε μεγάλου πάχους καναλιού όσο και σε FDSOI τεχνολογίες, μπορούν εύκολα να υλοποιηθούν σε εργαλεία προσομοίωσης κυκλώματων για σχεδιασμό κυκλώματων. Έτσι λοιπόν, σε μια πρώτη εφαρμογή, χρησιμοποιούμε το αναλυτικό, συμπαγές μοντέλο του ρεύματος απαγωγού που υλοιποιήθηκε ήδη σε κώδικα Verilog-A για να εξετάσουμε την επίδραση της μεταβλητότητας του ρεύματος ρευμαγωγού σε θεμελιώδη κυκλώματα στο Cadence Spectre

Novel On-Resistance based Methodology for MOSFET Electrical Characterization

International audienc

Influence of AC signal oscillator level on effective mobility measurement by split C–V technique in MOSFETs

International audienceThe impact of the AC signal oscillator level on the effective mobility measurement by split C-V technique in MOSFETs is investigated. It is found that, due to strong nonlinearity below threshold, the gate-to-channel capacitance and, by turn, the channel inversion charge increases linearly with the oscillator level. As a consequence, the extracted effective mobility decreases linearly with the oscillator level, resulting in a huge underestimation of the effective mobility in weak inversion. A physical model explaining these behaviours is developed, which enables to obtain a quantitative description of both inversion charge and effective mobility variations with the oscillator level and the gate voltage.he impact of the AC signal oscillator level on the effective mobility measurement by split C-V technique in MOSFETs is investigated. It is found that, due to strong nonlinearity below threshold, the gate-to-channel capacitance and, by turn, the channel inversion charge increases linearly with the oscillator level. As a consequence, the extracted effective mobility decreases linearly with the oscillator level, resulting in a huge underestimation of the effective mobility in weak inversion. A physical model explaining these behaviours is developed, which enables to obtain a quantitative description of both inversion charge and effective mobility variations with the oscillator level and the gate voltage

Drain current local variability from linear to saturation region in 28nm bulk NMOSFETs

session 7: Design, Characterization and PerformanceInternational audienceIn this work the impact of the source - drain series resistance mismatch on the drain current variability has been investigated for 28nm Bulk MOSFETs. For the first time a mismatch model including the local fluctuations of the threshold voltage, the current gain factor and the source - drain series resistance both in linear and saturation region is presented. Furthermore, it is proved that the influence of source - drain series resistance mismatch is attenuated at the saturation region, due to lower drain current sensitivity to series resistance variation. The experimental results were further verified by Monte Carlo simulation with normally distributed MOSFET parameters

Effect of Temperature on the Performance of Triple-Gate Junctionless Transistors

International audienceThe device transport parameters (subthreshold slope, low-field mobility, series resistance, and threshold voltage) of n-channel triple-gate junctionless transistors are investigated in the temperature range 298-398 K. The temperature dependence of these parameters is analyzed to clarify the mechanisms responsible for the impact of temperature on the device performance. Based on analytical empirical expressions capturing their temperature dependence, our analytical compact model can predict the transfer and output characteristics at elevated temperatures with good accuracy

Optimisation of the catalytic system towards well-defined donor-acceptor semiconductor polymers

Session poster (C1-P-THU-P2-3)International audienc