Scheduling strategies for parallel patterns on heterogeneous architectures

To help shrink the programmability-performance efficiency gap, we discuss that adaptive runtime systems can be used to facilitate the management of heterogeneous architectures. A runtime system can provide a significant performance boost while reducing the energy consumption, because it is aware of processors’ architectures and application’s requirements. We analyse how applications map onto hardware by inspecting built-in processor counters, and therefore build models to describe the observed behaviour. In this thesis, we discuss how parallel patterns, such as parallel for loops and pipelines, can be decomposed and efficiently executed on heterogeneous plat- forms. We propose several scheduling strategies aiming at reducing execution time and energy consumption. We demonstrate how applications can be run faster by mapping the application level parallelism onto the hardware process- ing units that best fit the application requirements, and by selecting the right task size. First, we devise a load balancing technique, that targets heterogeneous CPU and multi-GPU architectures. It monitors the relative speed of each processing unit, and distributes the remaining workload based on these relative speeds. By making all processing units to finish at same time, we avoid unnecessary waits between processors. Along with this load balancing technique, we propose a performance-sensitive partitioner that adapts the amount of computation offloaded to the accelerator for better performance and utilisation. We also present an accurate performance model for streaming applications, such as face recognition or object tracking. This model targets pipelined applications, as a series of stages, and performs a scalability analysis of each stage by using coarse and medium grain parallelism. Additionally, it also considers executing the stage on the GPU or not. By applying the model, we always find the best pipeline configuration among all possible, and get substantial performance and energy savings. All experiments in this thesis have been performed by using state-of-the-art hardware accelerators and benchmarks of the field of HPC. Specifically, we use the Rodinia and SHOC benchmark suites, for the evaluation of the parallel for partitioner. Moreover, we use the the ViVid application, along with tracking and SRAD applications from Rodinia Benchmark Suite, all of them are good candidates of vision applications. Finally, we rely on Intel Threading Building Blocks, the core engine of our schedulers; the Intel OpenCL SDK and CUDA SDK to offload computations to the GPU accelerators and Intel PCM library to monitor energy consumption and cache memory metrics.During the last decade, power consumption and energy efficiency have become key aspects in processor design. Nowadays, the power consumption is the principal limitation for further scaling of chip multiprocessors design (CMPs). In general, the research community agrees that current chip multiprocessor technology trends will not scale performance without an increase of power budget. Hardware design innovations as the recent Heterogeneous Architectures and Near Threshold Computing are needed to cope with the performance-power barrier. As a result of this, there has been a shift away from chip multiprocessors to heterogeneous processor architectures. Recently, we have witnessed an explosion in the availability of this kind of architectures. Many hardware vendors have released a number of heterogeneous processors to overcome the aforementioned limitations. However, software also requires changes to allow further performance scaling on these architectures. With the advent of heterogeneous architectures, hardware manufactures have impose the burden of explicit accelerator management on software developers. In general, programmers are used to sequential programming, but writing high-performance programs for heterogeneous architectures is a complex task. Programming for this kind of platforms requires the understanding of new hardware concepts, orchestration of different parallelism levels, the explicit management of different memory spaces and synchronisations between processing units, and finally the usage of low-level programming models such as OpenCL or CUDA. Moreover, heterogeneous architectures suffer from performance portability, as one program can exhibit unequal performance on different devices

Pipeline template for streaming applications on heterogeneous chips

We address the problem of providing support for executing single streaming applications implemented as a pipeline of stages that run on heterogeneous chips comprised of several cores and one on-chip GPU. In this paper, we mainly focus on the API that allows the user to specify the type of parallelism exploited by each pipeline stage running on the multicore CPU, the mapping of the pipeline stages to the devices (GPU or CPU), and the number of active threads. We use a real streaming application as a case of study to illustrate the experimental results that can be obtained with this API. With this example, we evaluate how the different parameter values affect the performance and energy efficiency of a heterogenous on-chip processor (Exynos 5 Octa) that has three different computational cores: a GPU, an ARM Cortex-A15 quad-core, and an ARM Cortex-A7 quad-core.Universidad de Málaga. Campus de Excelencia Internacional Andalucía Tech. Proyecto de Excelencia de la Junta de Andalucía P11-TIC-08144

La evaluación técnica de la innovación en los productos de construcción. Panorama actual y perspectivas de futuro.

El sector de la construcción ha contribuido de forma notable al consumo de recursos, energía y producción de emisiones y residuos, siendo necesario elaborar herramientas específicas de control de esta actividad productiva y constructiva. Entre otras, la directiva de Productos de Construcción (DPC). La Innovación y la Calidad en la Construcción actualmente se están viendo afectadas por la derogación de la DPC a través del Nuevo Reglamento de Productos de la Construcción (RPC), publicado el 9 de marzo de 2011, y cuya entrada en vigor se establece el próximo 1 de julio del presente año 2013. El marcado CE y los DITEs sufren una reestructuración en favor de la Declaración de Prestación –responsable- por parte del fabricante. Esta Declaración contendrá información sobre el uso previsto del producto, así como una lista de características esenciales relacionadas con dicho uso, y la definición de al menos una prestación de las citadas características esenciales. Los objetivos de este Nuevo Reglamento son claros: abogar por una libre circulación del producto por la UE, el reconocimiento común de los documentos y la unificación de métodos de evaluación. Además, promueve la Vigilancia de Mercado y acepta criterios de evaluación simplificados. A nivel metodológico, se replantea la evaluación técnica, incidiendo principalmente sobre la Emisión y contenido de Sustancias Peligrosas (RB3), sobre Ahorro Energético y Conservación del Calor (RB6) y el Uso Sostenible de los Recursos Naturales (RB7). Este último requisito se estructura desde tres puntos de vista: a) la reutilización y la reciclabilidad; b) la durabilidad; c) la utilización de materias primas y materiales secundarios. Los fabricantes de productos innovadores deben conocer el impacto ambiental de la producción, desde la extracción de la materia prima hasta la salida de fábrica, así como las posibilidades de la reutilización de subproductos o de la retirada y potencial reciclaje de los residuos generados. Es necesario concretar la metodología que permita evaluar este punto principalmente en todos los Documentos de Idoneidad Técnica Europeos, puesto que será de obligado cumplimiento a partir de julio de 2013. En esta línea, las Declaraciones Ambientales de Producto (DAP) son ecoetiquetas que evalúan de forma cuantitativa diversos parámetros sobre el impacto ambiental del producto, basándose en la metodología del Análisis de Ciclo de Vida (ACV). Si bien el RPC sugiere esta metodología de las DAPs para justificar el cumplimiento del RB7, necesitaría una seria revisión desde el punto de vista metodológico para su aplicación en productos, sistemas y procedimientos constructivos innovadores. Las cuestiones instrumentales son clave en la discusión de la definición metodológica sobre el modo de evaluar el Uso Sostenible de los Recursos Naturales (RB7), en el ámbito de los Documentos de Idoneidad Técnica Europeos

Structural aspects of the non-uniformly continuous functions and the unbounded functions within C(X)

We prove in this paper that if a metric space supports a real continuous function which is not uniformly continuous then, under appropriate mild assumptions, there exists in fact a plethora of such functions, in both topological and algebraical senses. Corresponding results are also obtained concerning unbounded continuous functions on a non-compact metrizable space.Plan Andaluz de Investigación (Junta de Andalucía)Ministerio de Economía y Competitividad (MINECO). Españ

Adaptive Partition Strategies for Loop Parallelism in Heterogeneous Architectures

Este trabajo describe nuestra contribución para la ejecución de bucles paralelos en arquitecturas multi-core/multi-GPU de forma que la carga computacional se distribuya de forma balanceada entre todas las unidades de computación.This paper explores the possibility of efficiently using multicores in conjunction with multiple GPU accelerators under a parallel task programming paradigm. In particular, we address the challenge of extending a parallel_for template to allow its exploitation on heterogeneous systems. The extension is based on a two-stages pipeline engine which is responsible for partitioning and scheduling the chunks into the computational resources. Under this engine, we propose a dynamic scheduling strategy coupled with an adaptive partitioning heuristic that resizes chunks to prevent underutilization and load unbalance of CPUs and GPUs. In this paper we introduce the adaptive partitioning heuristic which is derived from an analytical model that minimizes the load unbalance while maximizes the throughput in the system. Using two benchmarks we evaluate the overhead introduced by our template extensions finding that it is negligible. We also evaluate the efficiency of our adaptive partitioning strategies and compared them with related work.Universidad de Málaga. Campus de Excelencia Internacional Andalucía Tech. TIN2010-16144, P08-TIC-3500, P11-TIC-0814

Counting excellent discrete Morse functions on compact orientable surfaces

We obtain the number of non-homologically equivalent excellent discrete Morse functions defined on compact orientable surfaces. This work is a continuation of the study which has been done in [2, 4] for graphs

Contenidos transversales para la prevención de los estereotipos edadistas en Educación Primaria

La acción de mantener estereotipos o prejuicios hacia las personas mayores de 65 años, lo que también se conoce como edadismo, es un tema que ha ido adquiriendo importancia en la sociedad a lo largo de los últimos años. En concreto la prevención de estos prejuicios se ha convertido en objeto de estudio por parte de los especialistas, tanto en el ámbito de la psicología como en el de la educación. Este trabajo se centra en este segundo ámbito, realizando una propuesta educativa orientada a la prevención del edadismo en la escuela. Esta propuesta consistirá, por un lado, en analizar determinados estudios de esta temática y así entender mejor la problemática a estudiar y poder establecer los objetivos que se tratarán de alcanzar, y por otro lado en diseñar una programación basada en la inclusión de la prevención del edadismo mediante actividades transversales en determinadas asignaturas, mientras se siguen impartiendo los contenidos curriculares de estas. La programación desarrollará una metodología basada en la implicación tanto del alumnado como de los familiares, especialmente los/las abuelos/as, ya que estos constituyen el modelo más cercado del alumnado, además de ser, en muchos casos, figuras imprescindibles en el desarrollo del discent