An Extended CMOS ISFET Model Incorporating the Physical Design Geometry and the Effects on Performance and Offset Variation

This paper presents an extended model for the CMOS-based ion-sensitive field-effect transistor, incorporating design parameters associated with the physical geometry of the device. This can, for the first time, provide a good match between calculated and measured characteristics by taking into account the effects of nonidealities such as threshold voltage variation and sensor noise. The model is evaluated through a number of devices with varying design parameters (chemical sensing area and MOSFET dimensions) fabricated in a commercially available 0.35-µm CMOS technology. Threshold voltage, subthreshold slope, chemical sensitivity, drift, and noise were measured and compared with the simulated results. The first- and second-order effects are analyzed in detail, and it is shown that the sensors' performance was in agreement with the proposed model

훈련 자료 자동 추출 알고리즘과 기계 학습을 통한 SAR 영상 기반의 선박 탐지

학위논문 (석사) -- 서울대학교 대학원 : 자연과학대학 지구환경과학부, 2021. 2. 김덕진.Detection and surveillance of vessels are regarded as a crucial application of SAR for their contribution to the preservation of marine resources and the assurance on maritime safety. Introduction of machine learning to vessel detection significantly enhanced the performance and efficiency of the detection, but a substantial majority of studies focused on modifying the object detector algorithm. As the fundamental enhancement of the detection performance would be nearly impossible without accurate training data of vessels, this study implemented AIS information containing real-time information of vessel’s movement in order to propose a robust algorithm which acquires the training data of vessels in an automated manner. As AIS information was irregularly and discretely obtained, the exact target interpolation time for each vessel was precisely determined, followed by the implementation of Kalman filter, which mitigates the measurement error of AIS sensor. In addition, as the velocity of each vessel renders an imprint inside the SAR image named as Doppler frequency shift, it was calibrated by restoring the elliptic satellite orbit from the satellite state vector and estimating the distance between the satellite and the target vessel. From the calibrated position of the AIS sensor inside the corresponding SAR image, training data was directly obtained via internal allocation of the AIS sensor in each vessel. For fishing boats, separate information system named as VPASS was applied for the identical procedure of training data retrieval. Training data of vessels obtained via the automated training data procurement algorithm was evaluated by a conventional object detector, for three detection evaluating parameters: precision, recall and F1 score. All three evaluation parameters from the proposed training data acquisition significantly exceeded that from the manual acquisition. The major difference between two training datasets was demonstrated in the inshore regions and in the vicinity of strong scattering vessels in which land artifacts, ships and the ghost signals derived from them were indiscernible by visual inspection. This study additionally introduced a possibility of resolving the unclassified usage of each vessel by comparing AIS information with the accurate vessel detection results.전천후 지구 관측 위성인 SAR를 통한 선박 탐지는 해양 자원의 확보와 해상 안전 보장에 매우 중요한 역할을 한다. 기계 학습 기법의 도입으로 인해 선박을 비롯한 사물 탐지의 정확도 및 효율성이 향상되었으나, 이와 관련된 다수의 연구는 탐지 알고리즘의 개량에 집중되었다. 그러나, 탐지 정확도의 근본적인 향상은 정밀하게 취득된 대량의 훈련자료 없이는 불가능하기에, 본 연구에서는 선박의 실시간 위치, 속도 정보인 AIS 자료를 이용하여 인공 지능 기반의 선박 탐지 알고리즘에 사용될 훈련자료를 자동적으로 취득하는 알고리즘을 제안하였다. 이를 위해 이산적인 AIS 자료를 SAR 영상의 취득시각에 맞추어 정확하게 보간하고, AIS 센서 자체가 가지는 오차를 최소화하였다. 또한, 이동하는 산란체의 시선 속도로 인해 발생하는 도플러 편이 효과를 보정하기 위해 SAR 위성의 상태 벡터를 이용하여 위성과 산란체 사이의 거리를 정밀하게 계산하였다. 이렇게 계산된 AIS 센서의 영상 내의 위치로부터 선박 내 AIS 센서의 배치를 고려하여 선박 탐지 알고리즘의 훈련자료 형식에 맞추어 훈련자료를 취득하고, 어선에 대한 위치, 속도 정보인 VPASS 자료 역시 유사한 방법으로 가공하여 훈련자료를 취득하였다. AIS 자료로부터 취득한 훈련자료는 기존 방법대로 수동 취득한 훈련자료와 함께 인공 지능 기반 사물 탐지 알고리즘을 통해 정확도를 평가하였다. 그 결과, 제시된 알고리즘으로 취득한 훈련 자료는 수동 취득한 훈련 자료 대비 더 높은 탐지 정확도를 보였으며, 이는 기존의 사물 탐지 알고리즘의 평가 지표인 정밀도, 재현율과 F1 score를 통해 진행되었다. 본 연구에서 제안한 훈련자료 자동 취득 기법으로 얻은 선박에 대한 훈련자료는 특히 기존의 선박 탐지 기법으로는 분별이 어려웠던 항만에 인접한 선박과 산란체 주변의 신호에 대한 정확한 분별 결과를 보였다. 본 연구에서는 이와 함께, 선박 탐지 결과와 해당 지역에 대한 AIS 및 VPASS 자료를 이용하여 선박의 미식별성을 판정할 수 있는 가능성 또한 제시하였다.Chapter 1. Introduction - 1 - 1.1 Research Background - 1 - 1.2 Research Objective - 8 - Chapter 2. Data Acquisition - 10 - 2.1 Acquisition of SAR Image Data - 10 - 2.2 Acquisition of AIS and VPASS Information - 20 - Chapter 3. Methodology on Training Data Procurement - 26 - 3.1 Interpolation of Discrete AIS Data - 29 - 3.1.1 Estimation of Target Interpolation Time for Vessels - 29 - 3.1.2 Application of Kalman Filter to AIS Data - 34 - 3.2 Doppler Frequency Shift Correction - 40 - 3.2.1 Theoretical Basis of Doppler Frequency Shift - 40 - 3.2.2 Mitigation of Doppler Frequency Shift - 48 - 3.3 Retrieval of Training Data of Vessels - 53 - 3.4 Algorithm on Vessel Training Data Acquisition from VPASS Information - 61 - Chapter 4. Methodology on Object Detection Architecture - 66 - Chapter 5. Results - 74 - 5.1 Assessment on Training Data - 74 - 5.2 Assessment on AIS-based Ship Detection - 79 - 5.3 Assessment on VPASS-based Fishing Boat Detection - 91 - Chapter 6. Discussions - 110 - 6.1 Discussion on AIS-Based Ship Detection - 110 - 6.2 Application on Determining Unclassified Vessels - 116 - Chapter 7. Conclusion - 125 - 국문 요약문 - 128 - Bibliography - 130 -Maste

낸드 플래시 셀 스트링 기반의 시냅틱 어레이 아키텍처

학위논문(박사) -- 서울대학교대학원 : 공과대학 전기·정보공학부, 2021.8. 이종호.Neuromorphic computing using synaptic devices has been proposed to efficiently process vector-matrix multiplication (VMM) which is a significant task in DNN. Until now, resistive RAM (RRAM) was mainly used as synaptic devices for neuromorphic computing. However, a number of limitations still exist for RRAMs to implement a large-scale synaptic device array due to device nonideality such as variation, endurance and monolithic integration of RRAMs and CMOS peripheral circuits. Due to these problems, SRAM cells, which are mature silicon memory, have been proposed as synaptic devices. However, SRAM occupies large area (~150 F2 per bitcell) and on-chip SRAM capacity (~a few MB) is insufficient to accommodate a large number of parameters. In this dissertation, synaptic architectures based on NAND flash cell strings are proposed for off-chip learning and on-chip learning. A novel synaptic architecture based on NAND cell strings is proposed as a high-density synapse capable of XNOR operation for binary neural networks (BNNs) in off-chip learning. By changing the threshold voltage of NAND flash cells and input voltages in complementary fashion, the XNOR operation is successfully demonstrated. The large on/off current ratio (~7×105) of NAND flash cells can implement high-density and highly reliable BNNs without error correction codes. We propose a novel synaptic architecture based on a NAND flash memory for highly robust and high-density quantized neural networks (QNN) with 4-bit weight. Quantization training can minimize the degradation of the inference accuracy compared to post-training quantization. The proposed operation scheme can implement QNN with higher inference accuracy compared to BNN. On-chip learning can significantly reduce time and energy consumption during training, compensate the weight variation of synaptic devices, and can adapt to changing environment in real time. On-chip learning using the high-density advantage of NAND flash memory structure is of great significance. However, the conventional on-chip learning method used for RRAM array cannot be utilized when using NAND flash cells as synaptic devices because of the cell string structure of NAND flash memory. In this work, a novel synaptic array architecture enabling forward propagation (FP) and backward propagation (BP) in the NAND flash memory is proposed for on-chip learning. In the proposed synaptic architecture, positive synaptic weight and negative synaptic weight are separated in different array to enable weights to be transposed correctly. In addition, source-lines (SL) are separated, which is different from conventional NAND flash memory, to enable both the FP and BP in the NAND flash memory. By applying input and error input to bit-lines (BL) and string-select lines (SSL) in NAND cell array, respectively, accurate vector-matrix multiplication is successfully performed in both FP and BP eliminating the effect of pass cells. The proposed on-chip learning system is much more robust to weight variation compared to the off-chip learning system. Finally, superiority of the proposed on-chip learning architecture is verified by circuit simulation of a neural network.DNN에서 중요한 작업인 벡터-매트릭스 곱셈 (VMM)을 효율적으로 처리하기 위해 시냅스 소자를 사용하는 뉴로모픽 컴퓨팅이 활발히 연구되고 있다. 지금까지 RRAM (Resistive RAM)이 주로 뉴로모픽 컴퓨팅의 시냅스 소자로 사용되었다. 그러나 RRAM은 소자의 산포가 크고 신뢰성이 좋지 않으며 CMOS 주변 회로와 통합이 어려운 문제로 인해 대규모 시냅스 소자 어레이를 구현하는 데는 여전히 많은 제한이 있다. 이러한 문제로 인해 성숙한 실리콘 메모리인 SRAM 셀이 시냅스 소자로 제안되고 있다. 그러나 SRAM은 셀 당 면적 (~150 F2 per bitcell)이 크고 또한 온칩 SRAM 용량 (~a few MB) 은 많은 파라미터를 수용하기에 충분하지 않다. 본 논문에서는 오프 칩 학습과 온 칩 학습을 위해 NAND 플래시 셀 스트링을 기반으로 하는 시냅스 아키텍처를 제안한다. NAND 셀 스트링 기반의 새로운 시냅스 아키텍처는 오프 칩 학습에서 이진 신경망 (BNN)을 위한 XNOR 연산이 가능한 고밀도 시냅스로 사용된다. 상호 보완적인 방식으로 NAND 플래시 셀의 임계 전압과 입력 전압을 변경함으로써 XNOR 연산을 성공적으로 수행한다. NAND 플래시 셀의 큰 온/오프 전류 비율(~ 7x105)은 ECC 없이 고밀도 및 고신뢰성의 BNN을 구현할 수 있다. 우리는 4비트 가중치를 갖는 매우 견고하며 고집적의 양자화된 신경망(QNN)을 위한 NAND 플래시 메모리를 기반의 새로운 시냅틱 아키텍처를 제안한다. 양자화 학습은 훈련 후 양자화에 비해 추론 정확도의 저하를 최소화할 수 있다. 제안하는 동작 방식은 BNN에 비해 더 높은 추론 정확도를 가지는 QNN을 구현할 수 있다. 온 칩 학습은 훈련 중 시간과 에너지 소비를 크게 줄이고 시냅스 소자의 산포를 보상하며 변화하는 환경에 실시간으로 적응할 수 있다. NAND 플래시 메모리 구조의 높은 집적도를 사용한 온 칩 학습은 매우 유용하다. 그러나 기존의 RRAM 어레이에 사용되는 온 칩 학습 방법은 NAND 플래시 메모리의 셀 스트링 구조로 인해 NAND 플래시 셀을 시냅스 소자로 사용하는 경우 활용할 수 없다. 이 연구에서는 온 칩 학습을 위해 NAND 플래시 메모리에서 순방향 전파 (FP) 및 역방향 전파 (BP)를 가능하게 하는 새로운 시냅스 어레이 아키텍처를 제안한다. 제안된 시냅스 아키텍처에서는 가중치가 올바르게 전치될 수 있도록 양의 시냅스 가중치와 음의 시냅스 가중치가 서로 다른 어레이로 분리된다. 또한 기존 NAND 플래시 메모리와 달리 소스 라인 (SL)을 분리하여 NAND 플래시 메모리에서 순방향 전파와 역방향 전파를 모두 연산할 수 있다. NAND 셀 어레이의 비트 라인 (BL) 및 스트링 선택 라인 (SSL)에 각각 입력 및 오류 입력을 인가함으로써 PASS 셀의 효과를 제거하여 순방향 전파 및 역박향 전파 모두에서 정확한 벡터 행렬 곱셈이 성공적으로 수행되도록 한다. 제안된 온 칩 학습 시스템은 오프 칩 학습 시스템에 비해 소자의 산포에 대해 훨씬 영향이 적다. 마지막으로, 제안된 온 칩 학습 아키텍처의 우수성을 신경망의 회로 시뮬레이션을 통해 검증하였다.Chapter 1 Introduction 1 1.1 Background 1 Chapter 2 Binary neural networks based on NAND flash memory 7 2.1 Synaptic architecture for BNN 7 2.2 Measurement results 13 2.3 Binary neuron circuit 23 2.4 Simulation results 27 2.5 Differential scheme 32 2.5.1 Differential synaptic architecture 32 2.5.2 Simulation results 41 Chapter 3 Quantized neural networks based on NAND flash memory 47 3.1 Synaptic architecture for QNN 47 3.2 Measurement results 55 3.3 Simulation results 66 Chapter 4 On-chip learning based on NAND flash memory 74 4.1 Synaptic architecture for on-chip learning 74 4.2 Measurement results 82 4.3 Neuron circuits 90 4.4 Simulation results 93 Chapter 5 Conclusion 100 Bibliography 104 Abstract in Korean 111박

German Passives and English Benefactives: The Need for Non-canonical Accusative Case

In both English benefactive constructions (John baked Mary a cake) and German kriegen/bekommen-passives (Er kriegte einen Stift geschenkt ‘He got a pen gifted’), the theme argument is accusative-marked but has no way of getting structural accusative case. In English benefactive constructions, this is because the beneficiary argument intervenes between the voice head and the theme, and in German kriegen/bekommen-passives, it is because there is no active voice head. This paper proposes that, in both languages, the applicative head introducing the beneficiary/recipient (more generally, the affectee argument), comes with an extra case feature that can license case on the theme argument. In English, this non-canonical accusative case feature comes with the regular applicative head introducing the beneficiary argument. In contrast, in German, it comes with a defective applicative head which introduces the recipient but is unable to assign to it the inherent dative case that normally comes with the Affectee theta-role. The paper offers a unified analysis of English and German double object constructions and also of German werden (‘be’) and kriegen/bekommen (‘get’)-passives

Station Readiness Test for the Earth Resources Technology Satellite (ERTS) Mission

The purpose of this SRT is to establish testing procedures which will verify that ERTS supporting stations can effectively support the ERTS mission. This SRT is applicable to all supporting stations for the ERTS-A and ERTS-B mission

뉴로모픽 컴퓨팅을 위한 3D 및 플래시 메모리 아키텍처를 기반으로 한 시냅스 모방소자

학위논문(석사)--서울대학교 대학원 :공과대학 전기·정보공학부,2019. 8. 이종호.Conventional Von Neumann architecture performs computation on a CPU, which is connected to a memory device (DRAM) via buses. As a result, power and speed are the biggest limitations of todays high-capacity computing. On the other hand, neuromorphic computing, which imitates the computation of brain, is highly desired due to the ability to operate memory and logic in parallel. A neuromorphic computing is accomplished by the modification of connection strength of neurons and synapses. Synapses have a memory function similar to that used in conventional computing. For a successful computation, a synaptic device should have following characteristics: high scalability, low power, high speed, high reliability, and non-volatility. Unfortunately, there are no standardized devices that satisfy all these conditions. Even though various memristor-based devices have been reported as synaptic devices, the devices are still being studied for reliability and variation issues. NOR flash is much more mature, but it is less scalable because of the large area of one memory cell (~10F2). In addition, high-density NAND flash memory is difficult to implement the current summation required for neuromorphic computing because the cells are connected in series in a string. In this dissertation, I propose a new synaptic device that can effectively perform neuromorphic computing in a 3-D stack structure. A new 3-D synaptic device with stackable AND-type Rounded Dual Channel (RDC) flash memory architecture operates at low power by using the FN program/erase method, utilizes a high speed by a parallel read operation, and performs in a high density with multi-layer stacking. Key fabrication steps are explained and the successful operation of the device in 3-D stacked structure is verified by device simulation. In addition, devices are fabricated by stacking three layers, and their operation is confirmed. The proposed 3-D stacked AND architecture and device structure proposed in this work is expected to be a promising candidate for highly integrated synaptic devices.기존의 "Von Neumann 아키텍처"는 버스를 통해 메모리 장치에 연결된 컴퓨터에서 계산을 수행한다. 이와 같은 구조는 전력 및 속도의 단점을 보이는데, 오늘날 고용량 컴퓨팅의 가장 큰 한계라 할 수 있다. 반면, 뇌의 계산을 모방하는 뉴로모픽 컴퓨팅은 메모리와 로직을 병렬로 동작 시키므로 고용량의 컴퓨팅에 매우 바람직하다. 뉴로모픽 컴퓨팅은 뉴런과 시냅스의 연결 강도를 이용하여 수행된다. 시냅스는 기존 컴퓨팅에서 사용되는 메모리와 유사한 기능을 가지고 있는데, 성공적인 뉴로모픽 컴퓨팅을 위해 시냅스 소자는 고집적, 저전력, 빠른 속력, 높은 안정성 및 비 휘발성과 같은 특성을 가져야 한다. 하지만 아직까지 이러한 모든 조건을 충족하는 표준화된 소자는 없다. 다양한 멤리스터 기반의 장치가 시냅스 소자로 보고되었지만 여전히 소자 안정성과 산포 문제가 존재한다. NOR 플래시는 훨씬 성숙된 소자이나, 메모리 셀(~ 10F2)의 큰 사이즈 때문에 집적도가 떨어진다. 한편, 고집적 NAND 플래시 메모리는 셀이 연속으로 직렬 연결되기 때문에 뉴로모픽 연산에 필요한 전류 곱의 합을 구현하기가 어렵다. 이 논문에서는 효과적으로 뉴로모픽 컴퓨팅을 수행할 수 있는 새로운 3차원 스택 구조 시냅스 소자를 제안한다. 스택으로 구성된 AND 형 RDC (Rounded Dual Channel) 플래시 메모리 소자는 FN 프로그램/삭제 방법을 사용하여 저전력으로 작동하고, 병렬 읽기 동작으로 빠른 속도를 보이며, 스택을 통해 고집적 구현이 가능하다. 제안된 3차원 AND 구조 소자의 시냅스 가능성을 검증하기 위해, 본 논문에서는 제안된 소자의 주요 제조 단계가 설명되며, 3차원 시뮬레이션을 통해 적층 구조에서 소자의 동작을 확인한다. 또한, 3층 소자를 제작하여 다수층에 대한 적층 가능성과 실제 동작을 검증한다.Chapter1 Introduction...........................................................................................1 1.1 Study background............................................................................1 1.2 Purpose of research..........................................................................6 1.3 Thesis outline...................................................................................7 Chapter2 New synaptic device...............................................................................8 2.1 Architecture.....................................................................................8 2.2 Operation method..........................................................................15 2.3 Device Simulation...........................................................................19 Chapter3 Device fabrication.................................................................................24 3.1 Overall process flow........................................................................24 3.2 Cell process set up...........................................................................31 3.3 Contact pad process set up.............................................................50 Chapter4 DC Characteristics of RDC flash device...................................................54 4.1 DC I-V characteristics.......................................................................54 4.2 Failure analysis.................................................................................57 4.3 New integration design...................................................................63 Chapter5 Conclusion ...........................................................................................67 Bibliography..........................................................................................68 Abstract in Korean................................................................................70Maste