Итерационное формирование образов ошибок для синдромно-норменного декодирования итеративных кодов

The problem of two-dimensional syndrome-norm decoding of iterative codes based on a library of error patterns is considered. In two-dimensional coding, sequence code is first transformed into a code matrix, and then the row and column check code are calculated. In the decoder, the error position of the twodimensional can be obtained by the operations that first calculate the syndromes and norms, then match with the error patterns in the existing library. The error pattern library is stored in the memory and generated by the subset of the error pattern. Subset patterns are generated from the base pattern using row and column permutations. The norm calculated based on the syndrome unambiguously determines the base pattern and the corresponding subset of error patterns, which reduces the search space for the syndrome to a subset. In this case, the syndrome is used as an address for retrieving a specific error pattern and correction rule from the memory. With the error rate increased, the size of the error pattern library is raised and the computational complexity of its formation is enlarged. As a result, the known methods for generating the error pattern library become non sufficient. This paper proposed a mathematical model, a generator structure, and an algorithm for fast generation of an error pattern library based on the iterative expansion of the error patterns, which makes it possible to reduce the number of generated redundant error patterns by orders of magnitude and significantly shorten the computational complexity in comparison with the known approaches.Рассматривается задача двухмерного синдромно-норменного декодирования итеративных кодов на основе библиотеки образов ошибок. При двухмерном кодировании кодовая последовательность преобразуется в кодовую матрицу, для строк и столбцов которой формируются проверочные коды. В декодере местоположение ошибок в кодовой матрице представляется образом ошибок. Декодирование основано на вычислении синдрома, нормы и использовании библиотеки образов ошибок для коррекции ошибок. Библиотека состоит из базовых образов, которые являются порождающими для подмножеств образов ошибок с одинаковыми нормами и хранятся в памяти. Образы подмножества формируются на основе базового образа с помощью перестановок строк и столбцов. Норма, вычисляемая на основе синдрома, однозначно определяет базовый образ и соответствующее подмножество образов ошибок, что сокращает пространство поиска по синдрому до подмножества. Синдром при этом используется в качестве адреса для извлечения из памяти конкретного образа ошибок и правила коррекции. С ростом кратности ошибок увеличивается размер библиотеки образов ошибок и возрастает вычислительная сложность ее формирования. В результате известные методы формирования библиотеки образов ошибок становятся неэффективными. В статье предложены математическая модель, структура генератора и алгоритм формирования баблиотеки образов ошибок на основе итерационного расширения матриц базовых образов ошибок, позволяющего на порядки сократить число формируемых избыточных образов ошибок и сущетвенно уменьшить вычислительную сложность по сравнению с известными подходами. Выигрыш прогрессивно увеличивается с ростом кратности ошибок

Iterative Shaping of Error Patterns for Normal Syndrome Decoding of Iterative Codes

Рассматривается задача двухмерного синдромно-норменного декодирования итеративных кодов на основе библиотеки образов ошибок. При двухмерном кодировании кодовая последовательность преобразуется в кодовую матрицу, для строк и столбцов которой формируются проверочные коды. В декодере местоположение ошибок в кодовой матрице представляется образом ошибок. Декодирование основано на вычислении синдрома, нормы и использовании библиотеки образов ошибок для коррекции ошибок. Библиотека состоит из базовых образов, которые являются порождающими для подмножеств образов ошибок с одинаковыми нормами и хранятся в памяти. Образы подмножества формируются на основе базового образа с помощью перестановок строк и столбцов. Норма, вычисляемая на основе синдрома, однозначно определяет базовый образ и соответствующее подмножество образов ошибок, что сокращает пространство поиска по синдрому до подмножества. Синдром при этом используется в качестве адреса для извлечения из памяти конкретного образа ошибок и правила коррекции. С ростом кратности ошибок увеличивается размер библиотеки образов ошибок и возрастает вычислительная сложность ее формирования. В результате известные методы формирования библиотеки образов ошибок становятся неэффективными. В статье предложены математическая модель, структура генератора и алгоритм формирования баблиотеки образов ошибок на основе итерационного расширения матриц базовых образов ошибок, позволяющего на порядки сократить число формируемых избыточных образов ошибок и сущетвенно уменьшить вычислительную сложность по сравнению с известными подходами. Выигрыш прогрессивно увеличивается с ростом кратности ошибок

ANALISIS PARITY DALAM KOMUNIKASI LORA DENGAN METODE EVEN PARITY BITS BERBASIS ARDUINO

Penelitian ini akan menganalisis parity dalam komunikasi antar LoRa menggunakan metode even parity. Pembahasannya ditekankan pada permasalahan pada pengiriman data yang sering error atau kurang lengkapnya data yang dikirimkan akibat adanya noise pada saluran komunikasi tersebut. Salah satu system pendeteksi adanya data yang error ataupun data yang hilang yakni parity. Parity digunakan pada penelitian ini untuk mendeteksi dan meminimalisir kesalahan pada saat pengiriman data. Untuk menguji keberhasilan metode even parity bits yang digunakan maka dilakukan percobaan dengan berbagai skenario dan area yang dipilih untuk dilakukannya percobaan. Pada percobaan ini dilakukan 12 kali pengiriman setiap area dimana di setiap area tersebut terdapat tiga jarak yang sudah ditentukan sebelumnya dan pada jarak tersebut masing masing dilakukan 4 kali percobaan pengiriman dengan menggunakan frekuensi dan baud rate yang berbeda begitupun sama di area yang lainnya. Dimana hasil dari semua percobaan tersebut pada area terbuka terdapat minim terjadinya error dikarenakan tidak ada nya halangan pada saat pengiriman. Pada area yang dikelilingi bangunan terjadi beberapa error dikarenakan adanya sinyal pada area tersebut entah itu dari kendaraan yang lalu lalang atau dari bangunan disekeliling. Sedangkan pada area tertutup sering terjadi banyak error dikarenakan banyak penghalang pada saat pengiriman tersebut. Sehingga dari semua percobaan tersebut banyaknya terjadi error yakni pada area tertutup dan juga area yang dikelilingi bangunan

Deteksi dan Koreksi Multi Bit Error dengan Partition Hamming Code

Mengirimkan data dari pengirim ke penerima merupakan salah satu bentuk komunikasi. Data dapat dikirim menggunakan saluran nirkabel ataupun saluran kabel, pada saat proses data dikirimkan dapat terjadi error yang disebabkan oleh saluran yang bising. Error yang terjadi dapat merusak data yang dikirim, error tersebut dapat berupa single bit error atau multi bit error. Error dapat diperbaiki dengan menerapkan error control coding. Hamming code merupakan salah satu contoh teknik error control coding yang dapat mendeteksi dan mengkoreksi error. Pada penelitian ini dianalisa metode untuk mendeteksi dan mengkoreksi multi bit error pada pesan yang dikirimkan menggunakan partition hamming code. Sebelum data dikirim ke penerima, pengirim membuat pola partition bit pesan yang lebih kecil dari hamming code (7,4) dan menambahkan bit parity dalam semua blok pesan yang dipecah sehingga menjadi sebuah codeword baru. Partition digunakan agar penerima mudah dalam mendeteksi dan mengkoreksi multi bit error

DETEKSI DAN KOREKSI MULTI BIT ERROR DENGAN PARTITION HAMMING CODE

Mengirimkan data dari pengirim ke penerima merupakan salah satu bentuk komunikasi. Data dapat dikirim menggunakan saluran nirkabel ataupun saluran kabel, pada saat proses data dikirimkan dapat terjadi error yang disebabkan oleh saluran yang bising. Error yang terjadi dapat merusak data yang dikirim, error tersebut dapat berupa single bit error atau multi bit error. Error dapat diperbaiki dengan menerapkan error control coding. Hamming code merupakan salah satu contoh teknik error control coding yang dapat mendeteksi dan mengkoreksi error. Pada penelitian ini dianalisa metode untuk mendeteksi dan mengkoreksi multi bit error pada pesan yang dikirimkan menggunakan partition hamming code. Sebelum data dikirim ke penerima, pengirim membuat pola partition bit pesan yang lebih kecil dari hamming code (7,4) dan menambahkan bit parity dalam semua blok pesan yang dipecah sehingga menjadi sebuah codeword baru. Partition digunakan agar penerima mudah dalam mendeteksi dan mengkoreksi multi bit error

Recent Trends and Considerations for High Speed Data in Chips and System Interconnects

This paper discusses key issues related to the design of large processing volume chip architectures and high speed system interconnects. Design methodologies and techniques are discussed, where recent trends and considerations are highlighted

Two-Layer Error Control Codes Combining Rectangular and Hamming Product Codes for Cache Error

We propose a novel two-layer error control code, combining error detection capability of rectangular codes and error correction capability of Hamming product codes in an efficient way, in order to increase cache error resilience for many core systems, while maintaining low power, area and latency overhead. Based on the fact of low latency and overhead of rectangular codes and high error control capability of Hamming product codes, two-layer error control codes employ simple rectangular codes for each cache line to detect cache errors, while loading the extra Hamming product code checks bits in the case of error detection; thus enabling reliable large-scale cache operations. Analysis and experiments are conducted to evaluate the cache fault-tolerant capability of various existing solutions and the proposed approach. The results show that the proposed approach can significantly increase Mean-Error-To-Failure (METF) and Mean-Time-To-failure (MTTF) up to 2.8×, reduce storage overhead by over 57%, and increase instruction per-cycle (IPC) up to 7%, compared to complex four-way 4EC5ED; and it increases METF and MTTF up to 133×, reduces storage overhead by over 11%, and achieves a similar IPC compared to simple eight-way single-error correcting double-error detecting (SECDED). The cost of the proposed approach is no more than 4% external memory access overhead

Comparative Reliability Analysis between Horizontal-Vertical-Diagonal Code and Code with Crosstalk Avoidance and Error Correction for NoC Interconnects

Ensuring reliable data transmission in Network on Chip (NoC) is one of the most challenging tasks, especially in noisy environments. As crosstalk, interference, and radiation were increased with manufacturers' increasing tendency to reduce the area, increase the frequencies, and reduce the voltages.  So many Error Control Codes (ECC) were proposed with different error detection and correction capacities and various degrees of complexity. Code with Crosstalk Avoidance and Error Correction (CCAEC) for network-on-chip interconnects uses simple parity check bits as the main technique to get high error correction capacity. Per this work, this coding scheme corrects up to 12 random errors, representing a high correction capacity compared with many other code schemes. This candidate has high correction capability but with a high codeword size. In this work, the CCAEC code is compared to another well-known code scheme called Horizontal-Vertical-Diagonal (HVD) error detecting and correcting code through reliability analysis by deriving a new accurate mathematical model for the probability of residual error Pres for both code schemes and confirming it by simulation results for both schemes. The results showed that the HVD code could correct all single, double, and triple errors and failed to correct only 3.3 % of states of quadric errors. In comparison, the CCAEC code can correct a single error and fails in 1.5%, 7.2%, and 16.4% cases of double, triple, and quadric errors, respectively. As a result, the HVD has better reliability than CCAEC and has lower overhead; making it a promising coding scheme to handle the reliability issues for NoC

Assessment of 50%-Propagation-Delay for Cascaded PCB Non-Linear Interconnect Lines for the High-Rate Signal Integrity Analysis

This paper presents an enlarged study about the 50-% propagation-time assessment of cascaded transmission lines (TLs). First and foremost, the accurate modeling and measurement technique of signal integrity (SI) for high-rate microelectronic interconnection is recalled. This model is based on the reduced transfer function extracted from the electromagnetic (EM) behavior of the interconnect line RLCG-parameters. So, the transfer function established takes into account both the frequency dispersion effects and the different propagation modes. In addition, the transfer function includes also the load and source impedance effects. Then, the SI analysis is proposed for high-speed digital signals through the developed model. To validate the model understudy, a prototype of microstrip interconnection with w = 500 µm and length d = 33 mm was designed, simulated, fabricated and tested. Then, comparisons between the frequency and time domain results from the model and from measurements are performed. As expected, good agreement between the S-parameters form measurements and the model proposed is obtained from DC to 8 GHz. Furthermore, a de-embedding method enabling to cancel out the connectors and the probe effects are also presented. In addition, an innovative time-domain characterization is proposed in order to validate the concept with a 2.38 Gbit/s-input data signal. Afterwards, the 50-% propagation-time assessment problem is clearly exposed. Consequently an extracting theory of this propagation-time with first order RC-circuits is presented. Finally, to show the relevance of this calculation, propagation-time simulations and an application to signal integrity issues are offered