Design of 8 and 16 Bit LFSR with Maximum Length Feedback Polynomial & Its pipelined Structure Using Verilog HDL

This paper is mainly concerned with the design of random sequences using Linear Feedback Shift Register (LFSR). This pseudo sequences is mainly used for various communication purposes. The other application such as banking, cryptographic, encoder & decoder. For hardware prototype FPGA is used because of its flexibility to reconfigure design many times. LFSR is a shift register whose output random state depends upon feedback polynomial. But by using pipelined architecture we can reduce the timing of random pattern generated at output by reducing the critical path. It can count maximum 2n-1 states and produce pseudo-random number at the output. Finally, comparing the simple and pipelined architecture of 8 & 16-bit LFSR

Low complexity physical layer security approach for 5G internet of things

Fifth-generation (5G) massive machine-type communication (mMTC) is expected to support the cellular adaptation of internet of things (IoT) applications for massive connectivity. Due to the massive access nature, IoT is prone to high interception probability and the use of conventional cryptographic techniques in these scenarios is not practical considering the limited computational capabilities of the IoT devices and their power budget. This calls for a lightweight physical layer security scheme which will provide security without much computational overhead and/or strengthen the existing security measures. Here a shift based physical layer security approach is proposed which will provide a low complexity security without much changes in baseline orthogonal frequency division multiple access (OFDMA) architecture as per the low power requirements of IoT by systematically rearranging the subcarriers. While the scheme is compatible with most fast Fourier transform (FFT) based waveform contenders which are being proposed in 5G especially in mMTC and ultra-reliable low latency communication (URLLC), it can also add an additional layer of security at physical layer to enhanced mobile broadband (eMBB)

JPL Quarterly Technical Review, Volume 2, Number 4

Quarterly report of JPL research and developmen

Дослідження засобів генерації ключів в системах з криптографічним захистом

Метою роботи є всебічний аналіз застосування моделей цифрових автоматів та побудови генераторів ПВБП на їх основі. Для досягнення поставленої мети необхідно виконати наступні завдання: – докладне ознайомлення з функціями регістрів зсуву зі зворотними зв’язками та їх можливостями; – дослідження основних сфер застосування ПВБП; – дослідження основних засобів діагностування несправностей в цифрових системах та участю лінійних цифрових фільтрів в них; – дослідження принципів побудови генераторів псевдовипадкових послідовностей на регістрах зсуву зі зворотнім зв’язком по модулю два, методи підбору поліномів для них та перспектив розширення можливостей таких генераторів; – визначення основних можливостей таких фільтрів для систем шифрування інформації; – аналіз вимог до ПВБП, генераторів, тестів NIST Об’єктом дослідження є оптимізація застосування регістрів зсуву, зокрема в генераторах послідовностей. Отримані в результаті виконання роботи дані можуть бути використані для подальшого вдосконалення систем кодування та шифрування інформації. В створенні більш досконалих систем діагностики цифрових пристроїв.The purpose of this work is a comprehensive analysis of the use of digital machine models and the construction of PVBP generators based on them. In order to achieve this goal, the following tasks must be performed: - a thorough familiarization of the functions of the shift registers with the feedback and their capabilities; - study of the main areas of application of PVBP; - research of the basic means of diagnostics of faults in digital systems and participation of linear digital filters in them; - research of principles of construction of pseudorandom sequence generators on two-way shift registers, methods of polynomial selection for them and prospects of empowerment of such generators; - identifying the main features of such filters for information encryption systems; - analysis of requirements for PVBP, generators, NIST tests The object of the study is to optimize the use of shift registers, particularly in sequence generators. The resulting data can be used to further improve the coding and encryption systems. In the creation of more advanced systems for the diagnosis of digital devices

The deep space network, volume 15

The DSN progress is reported in flight project support, TDA research and technology, network engineering, hardware and software implementation, and operations. Topics discussed include: DSN functions and facilities, planetary flight projects, tracking and ground-based navigation, communications, data processing, network control system, and deep space stations

The Deep Space Network

The functions and facilities of the Deep Space Network, its supporting research and technology and network operations are discussed

Modellierung und automatische Generierung von FPGA-basierten Testinstrumenten für den strukturellen Leiterplattentest

Neue Bauformen von Schaltkreisen wie BGAs führen zu sinkenden Möglichkeiten des optischen und mechanischen Testzugriffs und stellen Testsysteme vor Probleme bei der Testbarkeit von Verbindungen zwischen ICs auf Leiterplatten. Damit verbunden sind eine reduzierte Testabdeckung und steigende Kosten. Besonders für FPGAs fehlen geeignete Methoden, bei denen sich das Testsystem automatisch den Gegebenheiten der zu testenden Leiterplatte anpasst. Diese Dissertation beschäftigt sich mit dem Problem des FPGA-basierten Testens. Das vorgestellte Konzept nutzt ausschließlich vorhandene Ressourcen des FPGAs, um Testalgorithmen in dessen Logik zu implementieren und erhöht die Herstellungskosten der Leiterplatte nicht. Die Ressourcen des FPGAs stehen während der Testphase exklusiv für das Testen zur Verfügung. Ausgehend vom Stand der Technik nicht-invasiver elektrischer Verfahren für Leiterplattentests werden aktuelle Ansätze und Methoden miteinander verglichen. Aus deren Stärken und Schwächen wird eine detaillierte Zielstellung für diese Dissertation erarbeitet. Es wird eine Methode zur Generierung von Testinstrumenten für das FPGA-basierte Testen vorgestellt, die die Ausführung von Testalgorithmen in den FPGA verlagern und eine vergleichbare oder bessere Testabdeckung sowie Testgeschwindigkeit als etablierte Verfahren liefert, ohne dafür auf manuelle Eingriffe bei der Generierung angewiesen zu sein. Im Rahmen eines Lösungsansatzes wird neben der Testsystemarchitektur eine Modellierung für die an den Verbindungstests beteiligten Schaltkreise vorgestellt. Hierbei wird die Ausführung der Testalgorithmen im FPGA entweder in Software auf einem softcore-basierten Prozessor oder direkt in Hardware als diskrete Logik in einem sogenannten Co-Prozessor ermöglicht. Mit der Methode ist es möglich jeden Schaltkreis getrennt und unabhängig von der Art seiner späteren Implementierung und den konkreten Gegebenheiten des Prüflings zu modellieren. Die Generierung aller nötigen Bestandteile in Software und Hardware, wie auch deren Integration zu einem Testinstrument erfolgen dabei vollständig automatisch. Kern der Arbeit ist die Modellierung und Generierung für eingebettete Testinstrumente, die auf der Testsystemarchitektur basieren. Der Fokus wird dabei auf die zeitlich korrekte Ansteuerung der an den Verbindungstests beteiligten Schaltkreise gelegt, ohne dabei eine konkrete Implementierung vorzugeben. In Untersuchungen wird die Generierung von Testinstrumenten für verschiedene Schaltkreise betrachtet. Die Ergebnisse belegen die Leistungsfähigkeit der vorgestellten Methode zur automatischen Generierung von FPGA-basierten Testinstrumenten und zeigen eine signifikante Beschleunigung des FPGA-basierten Verbindungstests.New types of cases for integrated circuits like BGAs are leading to a decreased optical and mechanical test access. They are causing problems for test systems when testing connections between integrated circuits on printed circuit boards. This causes decreasing test coverage and increasing test costs. Especially for FPGAs some appropriate methods that automatically adapt the test system to the conditions of the printed circuit board are missing. This thesis is about the problems of FPGA-based testing. The presented concept solely uses available resources of the FPGA to transfer test algorithms from external test equipment into the programmable logic of the FPGA and therefore does not increase the production costs of the printed circuit board. The resources of the FPGA are exclusively used for testing during the test phase. Based on state-of-the-art non-invasive electrical methods for printed circuit boards with FPGAs current approaches are compared and analyzed. From the strengths and weaknesses of the considered methods a detailed description of the goals that should be achieved with this thesis is discussed. A method for the generation of so called test instruments for FPGA-based testing is presented. This method transfers the execution of test algorithms into the FPGA and has a similar or better test coverage as well as test speed compared to the well-established techniques without the need for any manually actions when generating such systems. Besides the chosen test system architecture the modeling of integrated circuits that are part of the connection test is presented. The test system architecture allows the execution of test algorithms either in software on a soft-core processor or directly in dedicated logic, so called co-processors. With this method it is possible to model each integrated circuit independent of each other and also independent of the implementation in software or hardware. The generation of all software and hardware parts of the test system is done fully automatically. Central element of this thesis is the modeling and generation of embedded test instruments, based on the presented test system architecture. The focus is on the timing-correct control routines of the integrated circuits that are part of the connection test. All parts of the test system should be modeled independent of each other and without knowledge about the use case. In experiments the generation of test instruments for different integrated circuits is carried out. These experiments prove the performance of the proposed methods for automatic generation of FPGA-based test instrument and show a significant speed-up for FPGA-based tests of printed circuit boards