Logic synthesis and testing techniques for switching nano-crossbar arrays

Beyond CMOS, new technologies are emerging to extend electronic systems with features unavailable to silicon-based devices. Emerging technologies provide new logic and interconnection structures for computation, storage and communication that may require new design paradigms, and therefore trigger the development of a new generation of design automation tools. In the last decade, several emerging technologies have been proposed and the time has come for studying new ad-hoc techniques and tools for logic synthesis, physical design and testing. The main goal of this project is developing a complete synthesis and optimization methodology for switching nano-crossbar arrays that leads to the design and construction of an emerging nanocomputer. New models for diode, FET, and four-terminal switch based nanoarrays are developed. The proposed methodology implements logic, arithmetic, and memory elements by considering performance parameters such as area, delay, power dissipation, and reliability. With combination of logic, arithmetic, and memory elements a synchronous state machine (SSM), representation of a computer, is realized. The proposed methodology targets variety of emerging technologies including nanowire/nanotube crossbar arrays, magnetic switch-based structures, and crossbar memories. The results of this project will be a foundation of nano-crossbar based circuit design techniques and greatly contribute to the construction of emerging computers beyond CMOS. The topic of this project can be considered under the research area of â\u80\u9cEmerging Computing Modelsâ\u80\u9d or â\u80\u9cComputational Nanoelectronicsâ\u80\u9d, more specifically the design, modeling, and simulation of new nanoscale switches beyond CMOS

Integrated Synthesis Methodology for Crossbar Arrays

Nano-crossbar arrays have emerged as area and power efficient structures with an aim of achieving high performance computing beyond the limits of current CMOS. Due to the stochastic nature of nano-fabrication, nano arrays show different properties both in structural and physical device levels compared to conventional technologies. Mentioned factors introduce random characteristics that need to be carefully considered by synthesis process. For instance, a competent synthesis methodology must consider basic technology preference for switching elements, defect or fault rates of the given nano switching array and the variation values as well as their effects on performance metrics including power, delay, and area. Presented synthesis methodology in this study comprehensively covers the all specified factors and provides optimization algorithms for each step of the process.This work is part of a project that has received funding from the European Union’s H2020 research and innovation programme under the Marie Skłodowska-Curie grant agreement No 691178, and supported by the TUBITAK-Career project #113E76

Computing with nano-crossbar arrays: Logic synthesis and fault tolerance

Nano-crossbar arrays have emerged as a strong candidate technology to replace CMOS in near future. They are regular and dense structures, and can be fabricated such that each crosspoint can be used as a conventional electronic component such as a diode, a FET, or a switch. This is a unique opportunity that allows us to integrate well developed conventional circuit design techniques into nano-crossbar arrays. Motivated by this, our project aims to develop a complete synthesis and performance optimization methodology for switching nano-crossbar arrays that leads to the design and construction of an emerging nanocomputer. First two work packages of the project are presented in this paper. These packages are on logic synthesis that aims to implement Boolean functions with nano-crossbar arrays with area optimization, and fault tolerance that aims to provide a full methodology in the presence of high fault densities and extreme parametric variations in nano-crossbar architectures

Computing with Nano-Crossbar Arrays: Logic Synthesis and Fault Tolerance

This is a conference paper.Nano-crossbar arrays have emerged as a strong candidate technology to replace CMOS in near future. They are regular and dense structures, and can be fabricated such that each crosspoint can be used as a conventional electronic component such as a diode, a FET, or a switch. This is a unique opportunity that allows us to integrate well developed conventional circuit design techniques into nano-crossbar arrays. Motivated by this, our project aims to develop a complete synthesis and performance optimization methodology for switching nano-crossbar arrays that leads to the design and construction of an emerging nanocomputer. First two work packages of the project are presented in this paper. These packages are on logic synthesis that aims to implement Boolean functions with nanocrossbar arrays with area optimization, and fault tolerance that aims to provide a full methodology in the presence of high fault densities and extreme parametric variations in nano-crossbar architectures.This project has received funding from the European Union's H2020 research and innovation programme under the Marie Skłodowska-Curie grant agreement No 691178

A survey of fault-tolerance algorithms for reconfigurable nano-crossbar arrays

ACM Comput. Surv. Volume 50, issue 6 (November 2017)Nano-crossbar arrays have emerged as a promising and viable technology to improve computing performance of electronic circuits beyond the limits of current CMOS. Arrays offer both structural efficiency with reconfiguration and prospective capability of integration with different technologies. However, certain problems need to be addressed, and the most important one is the prevailing occurrence of faults. Considering fault rate projections as high as 20% that is much higher than those of CMOS, it is fair to expect sophisticated fault-tolerance methods. The focus of this survey article is the assessment and evaluation of these methods and related algorithms applied in logic mapping and configuration processes. As a start, we concisely explain reconfigurable nano-crossbar arrays with their fault characteristics and models. Following that, we demonstrate configuration techniques of the arrays in the presence of permanent faults and elaborate on two main fault-tolerance methodologies, namely defect-unaware and defect-aware approaches, with a short review on advantages and disadvantages. For both methodologies, we present detailed experimental results of related algorithms regarding their strengths and weaknesses with a comprehensive yield, success rate and runtime analysis. Next, we overview fault-tolerance approaches for transient faults. As a conclusion, we overview the proposed algorithms with future directions and upcoming challenges.This work is supported by the EU-H2020-RISE project NANOxCOMP no 691178 and the TUBITAK-Career project no 113E760

Reliability And Computing Techniques For Nano Switching Arrays

Tez (Yüksek Lisans) -- İstanbul Teknik Üniversitesi, Fen Bilimleri Enstitüsü, 2015Thesis (M.Sc.) -- İstanbul Technical University, Institute of Science and Technology, 2015Ticari ve uygulama yönü ele alındığında, yukarıdan aşağıya litografik entegre-devre üretimi limitine ulaşmaktadır. Moore Yasası'nın öngörüsü geçerliliğini sürdürse de yeni ortaya çıkan ve alternatif teknolojiler göz önünde bulundurulmalıdır. En güncel Yarıiletkenler için Uluslararası Teknoloji Yol Haritası raporlarında da belirtildiği gibi alternatif teknoloji arayışları devam etmektedir.  Özellikle nano boyuta inildiğinde ortaya çıkan sızıntı, hatalı üretimin yüksekliği gibi transistor sorunları, CMOS teknolojisinin üstesinden gelmesi gereken zorlukların en önemlileridir. Bahsedilen konular bu alanlarda çalışan araştırmacıları hesaplama, hafıza gibi devre yapılarında kullanılmak üzere farklı yaklaşımlar ve mimariler tasarlamaya itmiştir. CMOS teknolojisi göz önünde bulundurulduğunda yeni ortaya çıkan teknolojiler fiziksel açıdan CMOS'a benzer ve benzer olmayan şeklinde iki kategoriye ayrılabilir.  Fiziksel açıdan CMOS teknolojisine benzer yapılar, silikon nano-teller ve karbon nano-tüpler kullanarak devre elemanlarını üretir. Çalışmada odaklanılan ızgara tabanlı nano dizinler bu yaklaşımın bir örneğidir.  Fiziksel açıdan CMOS teknolojisine benzer olmayan yapılar, kuantum hücresel otomat, spintronik, tek elektron transistörleri, moleküler elektronik, DNA ve biyolojik hesaplamadır.  Yeni ortaya çıkan teknolojilerin üretim teknikleri, yukarıdan aşağıya veya aşağıdan yukarıya yaklaşımlar şeklinde iki ana kategori altında toplanabilir.  Yukarıdan aşağıya teknikler klasik litografi üretiminin iyileştirilmesi şeklinde ilerlemektedir ve marjinal fayda gün geçtikçe azalmaktadır.  Aşağıdan yukarıya teknikler ise devre elemanlarının tek başına üretilip daha sonra montajlanmasına dayanır. Bu yaklaşımın avantajı yüksek derecede düzenli yapılar oluşturmaya elverişli olmasına rağmen elde edilen elemanların geleneksel üretim paradigmasına göre yüksek düzeyde hatalı eleman içermesidir. Tezde odaklanılan teknoloji ızgara yapısına benzer nano anahtarlamalı dizinlerdir.   Araştırmacıların gösterdiği gibi ızgara şeklinde üst üste yerleştirilmiş nano-tellerin kesişim (jonksiyon) noktaları yarı iletkenlik özelliklerine göre direnç, diyot veya FET benzeri yapılar ortaya çıkarmıştır. Bu özellikten yararlanan ızgara tabanlı nano anahtarlamalı dizinler, CMOS teknolojisinin eksikliklerinin üstesinden gelmeye veya eksiklerini tamamlayıcı bir enstrüman olma konusunda olası bir adaydır. Literatürdeki çalışmaların yoğunluğu bu iddiayı destekler niteliktedir.  Nano dizinlerler hesaplama gerçekleştirmek için ortaya atılan farklı mimariler ayrıntılı bir şekilde incelenmiş, aralarında farklar ve benzerlikler yapıya özgü karakteristik özellikleri göz önünde bulundurularak açıklanmıştır. Teorik bir şekilde modellenmiş yapıların yanı sıra fiziksel olarak gerçeklenmiş işlemci ve sonlu durum makineleri de anlatılmıştır. Tezin gövdesini, bu ızgara yapıların lojik sentezinde ve hesaplamada kullanılması, lojik fonksiyonların girdilerinin dağılımlarının belirlenmesi ve yapıda oluşan hatalara rağmen lojik fonksiyonun verilen ızgara yapıyla gerçeklenmesi oluşturur. Ayrıca, üretim sürecinden sonra ortaya çıkan geçici hataların devre üzerindeki etkileri ve güvenilirlik analizi de göz önünde bulundurulmuştur.   Nano üretim doğası gereği rasgele süreçler içerir ve üretilen yapılar hatalı elemanlar içermeye yatkındır. Tezin odak noktası üretimde oluşan hatalar sonucu çalışmayan anahtarların sürece nasıl dahil edileceğidir. Hem nano-tellerin üretilmesi hem de istenilen yapıların oluşturulması için gerekli teknoloji oldukça pahalı ve zaman alıcı olduğundan son ürünün hatalı olması sonucu ıskartaya çıkması söz konusu değildir. Bu yüzden hatalı ürünlerin dolaşıma yeniden sokulması gerekir.  Üretim öncesi ve sonrası ortaya çıkan hatalar iki ana başlık altında incelenebilir: kalıcı ve geçici hatalar. Bu hata çeşitleri ayrıca üç alt başlığa ayrılır: açık-durumda takılı kalmış, kapalı-durumda takılı kalmış hatalar ve nano-tel kırılmaları. Nano-tel kırılmalarının devreye etkilerinin büyüklüğü yüzünden araştırmanın içeriğine dâhil edilmemiştir. Kalıcı hataların telafisi için sunulan algoritma lojik fonksiyonu ve hatalı nano-dizini incelemek için matris modelini kullanmaktadır. Algoritmanın amacı iki matris arasında bir eşleme bulmaktır. Algoritmanın yaralandığı buluşsal (\textit{Heuristic}) yaklaşımlar indeks sıralaması, geri-izleme ve tek tek eleman çarpımlı matris çarpımı teknikleridir.  İndeks sıralaması, lojik ve nano-dizin matrisine eşlenmesi gereken elemanların sayılarına göre satır ve sütun değişimleri uygular. Geri-izleme önceden eşlenmiş bölümlerin takibini ve yeniden eşlemeye sokulmasını düzenler. Tek tek eleman çarpımlı matris çarpımı iki matris arasında eşleme olup olmadığını ortaya çıkarır. Kalıcı hataların telafisi için izlenen yol, lojik sentez yaparken hatalardan kaçınılması veya hataların kullanılması şeklindedir. Bu çalışmada hatalar lojik sentez işlemine dahil edilmiş bir başka ifadeyle kullanılmıştır. Deneysel sonuçlar için anahtar görevi gören kesişim noktalarına rasgele hata atamaları yapılmıştır. Daha sonra standart bençmark devrelerinin, hatalı dizinle gerçeklenmesi veya gereçeklenememesi incelenmiştir.  Sunulan algoritma tüm olasılıkları göz önünde bulunduran kaba kuvvet algoritmasıyla karşılaştırıldığında  \%99 doğruluk oranı elde edilmiştir.  Ek olarak algoritmanın her bençmark fonksiyonu için ihtiyaç duyduğu çalışma süreleri de deneysel sonuçlar kısmında belirtilmiş ve diğer algoritmalarla karşılaştırmaları sunulmuştur. Üretim sonrası gerçekleştirilen lojik tasarım, hatalı yapıların yol açtığı bireysel düzenlemeden ötürü tasarım algoritmalarının koşma sürelerine verimlilik açısından yakından bağlıdır. Bu yüzden yüksek performansa sahip hızlı çalışma süreleri tasarım açısından göz ardı edilemeyecek önemdedir.    Geçici hatalar lojik fonksiyonun nano dizinle gerçeklenip üretilmesinden sonra ortaya çıktığı için hataların etkileri incelenmiştir. Açık-durumda takılı kalmış ve kapalı-durumda takılı kalmış hataların devreye olan etkileri farklıdır.  Açık-durumda takılı kalmış hatalar devrede bulunan girdiyi devre dışı bırakırken, kapalı-durumda takılı kalmış hatalar devreye yeni bir girdi eklemektedir. Çalışmada kullanılan lojik fonksiyonlar minimum formda yazıldığı için açık-durumda takılı kalmış hataların telafisi mümkün değildir. Herhangi bir girdinin devre dışı bırakılması minimum formda işlem yapıldığı için fonksiyondan alınan çıktıyı değiştirir.   Kapalı-durumda takılı kalmış hataların bazıları fonksiyonun karakterine göre telafi edilebilir. Nano dizinle elde edilmiş lojik fonksiyona denk fonksiyonların bulunması, telafi edilebilir hataların yerini göstermektedir. Çalışmada sunulan metot verilen bir lojik fonksiyona denk fonksiyonların cebirsel işlemlerle bulunmasının içerir. Bu şekilde telafi edilebilen hatalar belirlenmiş ve güvenilirlik analizi yapılmıştır.  Deneysel sonuçlar kısmında sunulan algoritmanın diğer algoritmalarla karşılaştırması verilmiş ve çalışma süreleri incelenmiştir. Ayrıca verilen lojik fonksiyonun gerçeklenmesi için verilen nano dizinin boyutunun algoritmanın çalışma süresine etkileri gösterilmiştir. Lojik fonksiyonun boyutundan daha büyük nano dizinlerle gerçeklemenin çalışma süresinin önemli seviyede etkilediği görülmüştür. Algoritmada sunulan sıralama yaklaşımının etkinliği yapılan benzetim sonuçlarıyla açıklanmıştır. Nano-dizin boyutunun algoritmanın çalışma süresi üzerindeki etkisi farklı boyutların göz önünde bulundurulmasıyla gösterilmiştir.Lithographic top-down based production of integrated circuits are approaching the limits in a manner of both feasibility and commercial aspects. In spite of the fact that, Moore's Law keeps holding, emerging technologies need to be considered. Crossbar based nano switching arrays are shown to be a likely candidate to overcome shortcomings of current CMOS based paradigm or coexist as a complementary instrument. Abundant research papers in literature help to support this claim. Nano-arrays are produced with placing a group of nanowires  aligned parallel to each other on another group of nanowires orthogonally. Crosspoints present between top and bottom nanowires act as a switching device. According to the preference, switches might show resistor, diode or FET like characteristics. Computing with nano-arrays are similar to the Programmable Logic Arrays (PLA). Every switch can be appointed to the corresponding logic element found in the boolean function which is realized with the crossbar in question. Nevertheless, the nature of nano-fabrication contains random elements and devices obtained from the process are prone to have faulty components. As a result, realization of target logic functions with nano-arrays differ from PLA due to the number of considerable faulty components.  Since discarding faulty devices would not be practical and sustainable, fault tolerance and reliability of crossbar based nano switching arrays are extensively studied in this thesis.  Most common faults occur in described switches can be categorized under two main titles which are permanent and transient. Also, two categories have subtitles such as stuck-open, stuck-closed and nanowire break-downs. Because of the immense effect of nanowire break-downs, they are excluded from the body of study.  Permanent faults are taken into account by independently assigning stuck-open and stuck-closed defect probabilities into crosspoints. After obtaining defective array, following step is determining whether there is a valid mapping of a given logic function on defective array. In the presence of permanent faults, a heuristic algorithm using index sorting, backtracking and matrix multiplication techniques is proposed. The algorithm’s effectiveness is demonstrated on standard benchmark circuits that shows 99\% accuracy in accordance with the results of an exhaustive search algorithm. Runtime and success rate of algorithm is presented with experimental results of simulation using standard industry benchmark circuits. In the presence of transient faults, tolerance analysis is performed by recursively constructing equivalent sets of implemented logic functions. It is demonstrated that transient faults causing OFF-to-ON state changes in crosspoints do not necessarily cause the array to produce an incorrect output; they can be discarded. Difference between the assumed and the actual fault tolerance performances, which is obtained with the proposed algebraic method, is presented with standard benchmark circuits for several fault rates.Yüksek LisansM.Sc

Nanoscale Memristive Devices for Memory and Logic Applications.

As the building block of semiconductor electronics, field effect transistor (FET), approaches the sub 100 nm regime, a number of fundamental and practical issues start to emerge such as short channel effects that prevent the FET from operating properly and sub-threshold slope non-scaling that leads to increased power dissipation. In terms of nonvolatile memory, it is generally believed that transistor based Flash memory will approach the end of scaling within about a decade. As a result, novel, non-FET based devices and architectures will likely be needed to satisfy the growing demands for high performance memory and logic electronics applications. In this thesis, we present studies on nanoscale resistance switching devices (memristive devices). The device shows excellent resistance switching properties such as fast switching time ( 10^6), good data retention (> 6 years) and programming endurance (> 10^5). The studies suggest that the nonvolatile resistance switching in a nanoscale a-Si resistive switch is caused by the formation of a single conductive filament within 10 nm range near the bottom electrode. New functionalities, such as multi-bit switching with partially formed filaments, can be obtained by controlling the resistance switching process through current programming. As digital memory devices, the devices are ideally suited in the crossbar architecture which offers ultra-high density and intrinsic defect tolerance capability. As an example, a high-density (2 Gbits/cm^2) 1kb crossbar memory was demonstrated with excellent uniformity, high yield (> 92%) and ON/OFF ratio (> 10^3), proving its promising aspects for memory and reconfigurable logic applications. Furthermore, we demonstrated that properly designed devices can exhibit controlled analog switching behavior and function as flux controlled memristor devices. The analog memristors can be used in biology-inspired neuromorphic circuits in which signal processing efficiency orders of magnitude higher than conventional digital computer systems can be reached. As a prototype illustration, we showed Spike Timing Dependent Plasticity (STDP), one of the key learning rules in biological system, can be realized by CMOS neurons and nanoscale memristor synapses.Ph.D.Electrical EngineeringUniversity of Michigan, Horace H. Rackham School of Graduate Studieshttp://deepblue.lib.umich.edu/bitstream/2027.42/75835/1/josung_1.pd

Permanent and transient fault tolerance for reconfigurable nano-crossbar arrays

This paper studies fault tolerance in switching reconfigurable nano-crossbar arrays. Both permanent and transient faults are taken into account by independently assigning stuck-open and stuck-closed fault probabilities into crosspoints. In the presence of permanent faults, a fast and accurate heuristic algorithm is proposed that uses the techniques of index sorting, backtracking, and row matching. The algorithm's effectiveness is demonstrated on standard benchmark circuits in terms of runtime, success rate, and accuracy. In the presence of transient faults, tolerance analysis is performed by formally and recursively determining tolerable fault positions. In this way, we are able to specify fault tolerance performances of nano-crossbars without relying on randomly generated faults that is relatively costly regarding that the number of fault distributions in a crossbar grows exponentially with the crossbar size.Synthesis and Performance Optimization of a Switching Nano-Crossbar Computer project is supported by the EU-H2020-RISE project NANOxCOMP 691178 and the TUBITAK-CAREER project 113E760.Accepted for publicatio