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    The MEG detector for ÎŒ+→e+Îł{\mu}+\to e+{\gamma} decay search

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    The MEG (Mu to Electron Gamma) experiment has been running at the Paul Scherrer Institut (PSI), Switzerland since 2008 to search for the decay \meg\ by using one of the most intense continuous Ό+\mu^+ beams in the world. This paper presents the MEG components: the positron spectrometer, including a thin target, a superconducting magnet, a set of drift chambers for measuring the muon decay vertex and the positron momentum, a timing counter for measuring the positron time, and a liquid xenon detector for measuring the photon energy, position and time. The trigger system, the read-out electronics and the data acquisition system are also presented in detail. The paper is completed with a description of the equipment and techniques developed for the calibration in time and energy and the simulation of the whole apparatus.Comment: 59 pages, 90 figure

    Racing to hardware-validated simulation

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    Processor simulators rely on detailed timing models of the processor pipeline to evaluate performance. The diversity in real-world processor designs mandates building flexible simulators that expose parts of the underlying model to the user in the form of configurable parameters. Consequently, the accuracy of modeling a real processor relies on both the accuracy of the pipeline model itself, and the accuracy of adjusting the configuration parameters according to the modeled processor. Unfortunately, processor vendors publicly disclose only a subset of their design decisions, raising the probability of introducing specification inaccuracies when modeling these processors. Inaccurately tuning model parameters deviates the simulated processor from the actual one. In the worst case, using improper parameters may lead to imbalanced pipeline models compromising the simulation output. Therefore, simulation models should be hardware-validated before using them for performance evaluation. As processors increase in complexity and diversity, validating a simulator model against real hardware becomes increasingly more challenging and time-consuming. In this work, we propose a methodology for validating simulation models against real hardware. We create a framework that relies on micro-benchmarks to collect performance statistics on real hardware, and machine learning-based algorithms to fine-tune the unknown parameters based on the accumulated statistics. We overhaul the Sniper simulator to support the ARM AArch64 instruction-set architecture (ISA), and introduce two new timing models for ARM-based in-order and out-of-order cores. Using our proposed simulator validation framework, we tune the in-order and out-of-order models to match the performance of a real-world implementation of the Cortex-A53 and Cortex-A72 cores with an average error of 7% and 15%, respectively, across a set of SPEC CPU2017 benchmarks

    Advanced manned space flight simulation and training: An investigation of simulation host computer system concepts

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    The findings of a preliminary investigation by Southwest Research Institute (SwRI) in simulation host computer concepts is presented. It is designed to aid NASA in evaluating simulation technologies for use in spaceflight training. The focus of the investigation is on the next generation of space simulation systems that will be utilized in training personnel for Space Station Freedom operations. SwRI concludes that NASA should pursue a distributed simulation host computer system architecture for the Space Station Training Facility (SSTF) rather than a centralized mainframe based arrangement. A distributed system offers many advantages and is seen by SwRI as the only architecture that will allow NASA to achieve established functional goals and operational objectives over the life of the Space Station Freedom program. Several distributed, parallel computing systems are available today that offer real-time capabilities for time critical, man-in-the-loop simulation. These systems are flexible in terms of connectivity and configurability, and are easily scaled to meet increasing demands for more computing power

    Design and implementation of a downlink MC-CDMA receiver

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    Cette thĂšse prĂ©sente une Ă©tude d'un systĂšme complet de transmission en liaison descendante utilisant la technologie multi-porteuse avec l'accĂšs multiple par division de code (Multi-Carrier Code Division Multiple Access, MC-CDMA). L'Ă©tude inclut la synchronisation et l'estimation du canal pour un systĂšme MC-CDMA en liaison descendante ainsi que l'implĂ©mentation sur puce FPGA d'un rĂ©cepteur MC-CDMA en liaison descendante en bande de base. Le MC-CDMA est une combinaison de la technique de multiplexage par frĂ©quence orthogonale (Orthogonal Frequency Division Multiplexing, OFDM) et de l'accĂšs multiple par rĂ©partition de code (CDMA), et ce dans le but d'intĂ©grer les deux technologies. Le systĂšme MC-CDMA est conçu pour fonctionner Ă  l'intĂ©rieur de la contrainte d'une bande de frĂ©quence de 5 MHz pour les modĂšles de canaux intĂ©rieur/extĂ©rieur pĂ©destre et vĂ©hiculaire tel que dĂ©crit par le "Third Genaration Partnership Project" (3GPP). La composante OFDM du systĂšme MC-CDMA a Ă©tĂ© simulĂ©e en utilisant le logiciel MATLAB dans le but d'obtenir des paramĂštres de base. Des codes orthogonaux Ă  facteur d'Ă©talement variable (OVSF) de longueur 8 ont Ă©tĂ© choisis comme codes d'Ă©talement pour notre systĂšme MC-CDMA. Ceci permet de supporter des taux de transmission maximum jusquĂ  20.6 Mbps et 22.875 Mbps (donnĂ©es non codĂ©es, pleine charge de 8 utilisateurs) pour les canaux intĂ©rieur/extĂ©rieur pĂ©destre et vĂ©hiculaire, respectivement. Une Ă©tude analytique des expressions de taux d'erreur binaire pour le MC-CDMA dans un canal multivoies de Rayleigh a Ă©tĂ© rĂ©alisĂ©e dans le but d'Ă©valuer rapidement et de façon prĂ©cise les performances. Des techniques d'estimation de canal basĂ©es sur les dĂ©cisions antĂ©rieures ont Ă©tĂ© Ă©tudiĂ©es afin d'amĂ©liorer encore plus les performances de taux d'erreur binaire du systĂšme MC-CDMA en liaison descendante. L'estimateur de canal basĂ© sur les dĂ©cisions antĂ©rieures et utilisant le critĂšre de l'erreur quadratique minimale linĂ©aire avec une matrice' de corrĂ©lation du canal de taille 64 x 64 a Ă©tĂ© choisi comme Ă©tant un bon compromis entre la performance et la complexitĂ© pour une implementation sur puce FPGA. Une nouvelle sĂ©quence d'apprentissage a Ă©tĂ© conçue pour le rĂ©cepteur dans la configuration intĂ©rieur/extĂ©rieur pĂ©destre dans le but d'estimer de façon grossiĂšre le temps de synchronisation et le dĂ©calage frĂ©quentiel fractionnaire de la porteuse dans le domaine du temps. Les estimations fines du temps de synchronisation et du dĂ©calage frĂ©quentiel de la porteuse ont Ă©tĂ© effectuĂ©s dans le domaine des frĂ©quences Ă  l'aide de sous-porteuses pilotes. Un rĂ©cepteur en liaison descendante MC-CDMA complet pour le canal intĂ©rieur /extĂ©rieur pĂ©destre avec les synchronisations en temps et en frĂ©quence en boucle fermĂ©e a Ă©tĂ© simulĂ© avant de procĂ©der Ă  l'implĂ©mentation matĂ©rielle. Le rĂ©cepteur en liaison descendante en bande de base pour le canal intĂ©rieur/extĂ©rieur pĂ©destre a Ă©tĂ© implĂ©mentĂ© sur un systĂšme de dĂ©veloppement fabriquĂ© par la compagnie Nallatech et utilisant le circuit XtremeDSP de Xilinx. Un transmetteur compatible avec le systĂšme de rĂ©ception a Ă©galement Ă©tĂ© rĂ©alisĂ©. Des tests fonctionnels du rĂ©cepteur ont Ă©tĂ© effectuĂ©s dans un environnement sans fil statique de laboratoire. Un environnement de test plus dynamique, incluant la mobilitĂ© du transmetteur, du rĂ©cepteur ou des Ă©lĂ©ments dispersifs, aurait Ă©tĂ© souhaitable, mais n'a pu ĂȘtre rĂ©alisĂ© Ă©tant donnĂ© les difficultĂ©s logistiques inhĂ©rentes. Les taux d'erreur binaire mesurĂ©s avec diffĂ©rents nombres d'usagers actifs et diffĂ©rentes modulations sont proches des simulations sur ordinateurs pour un canal avec bruit blanc gaussien additif
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