Caractérisation électrique des propriétés d'interface dans les MOSFET nanométriques par des mesures de bruit basse fréquence

In this thesis, electrical properties of gate oxide/channel interface in ultra-scaled nanowire (NW) MOSFETs were experimentally investigated by carrier transport and low-frequency noise (LFN) characterizations. NW FETs, which have aggressively downscaled cross-section of the body, are strong candidates for near future CMOS node. However, the interface quality could be a critical issue due to the large surface/volume ratio, the multiple surface orientations, and additional strain technology to enhance the performance. Understanding of carrier transport and channel interface quality in NW FETs with advanced high-k/metal gate is thus particularly important. LFN provides deep insights into the interface properties of MOSFET without lower limit of required channel size. LFN measurement thus can be a powerful technique for ultra-scaled NW FETs. Also, fitting mobility (such as low-field mobility) extraction by Y-function method is an efficient method. Omega-gate NW FETs were fabricated from FD-SOI substrates, and with Hf-based high-k/metal gate (HfSiON/TiN), reducing detrimental effects by device downscaling. In addition, strain technologies to the channel were additively processed. Tensile strained-SOI substrate was used for NMOS, whereas compressive stressors were used for PMOS devices. Strained Si channel for PMOS was processed by raised SiGe S/D and CESL formations. Strained SiGe channel (SGOI) was also fabricated for further high-performance PMOS FETs. Firstly, the most common Id-Vg was characterized in single-channel NW FETs as the basic performance. Reference SOI NWs provided the excellent static control down to short channel of 17nm. Stressors dramatically enhanced on-current owing to a modification of channel energy-band structure. Then, extracted low-field mobility in NWs also showed large improvement of the performance by stressors. The mobility extraction effectively evaluated FET performance even for ultra-scaled NWs. Next, LFN investigated for various technological and architectural parameters. Carrier number fluctuations with correlated mobility fluctuations (CNF+CMF) model described 1/f noise in all our FETs down to the shortest NWs. Drain current noise behavior was basically similar in both N- and PMOS FETs regardless of technological splits. Larger 1/f noise stemming from S/D regions in PMOS FETs was perfectly interpreted by the CNF+CMF model completed with Rsd fluctuations. This observation highlighted an advantage of SGOI NW with the lowest level of S/D region noise. Geometrical variations altered the CNF component with simple impact of device scaling (reciprocal to both Wtot and Lg). No large impact of surface orientation difference between the channel (100) top and (110) side-walls in [110]-oriented NWs was observed. Scaling regularity with both Wtot and Lg, without much quantum effect, could be attributed to the use of HfSiON/TiN gate and carrier transport occurring mostly near top and side-wall surfaces even in NW geometry. Meanwhile, the CMF factor was not altered by decreasing dimensions, while the mobility strongly depends on the impact. Extracted oxide trap density was roughly steady with scaling, structure, and technological parameter impacts. Simple separation method of the contributions between channel top surface and side-walls was demonstrated in order to evaluate the difference. It revealed that oxide quality on (100) top and (110) side-walls was roughly comparable in all the [110]-devices. The density values lie in similar order as the recent reports. An excellent quality of the interface with HfSiON/TiN gate was thus sustained for all our technological and geometrical splits. Finally, our NWs fulfilled 1/f LFN requirements stated in the ITRS 2013 for future MG CMOS logic node. Consequently, we concluded that appropriate strain technologies powerfully improve both carrier transport and LFN property for future CMOS circuits consisting of NW FETs, without any large concern about the interface quality.Dans cette thèse, les propriétés électriques de transistors à nanofils de silicium liées à l'interface oxyde de grille/canal ont été étudiées par le biais de mesures de bruit basse fréquence (bruit 1/f) et de transport dans le canal. Ces transistors nanofils dont les dimensions ont été réduites jusqu'à quelques nanomètres pour la section, représentent une alternative sérieuse pour les futurs nœuds technologiques CMOS. Cependant, la qualité de l'interface oxyde de grille/canal pose question pour transistors dont l'architecture s'étend dans les 3 dimensions, en raison du fort rapport surface/volume inhérent à ces transistors, des différentes orientations cristallographiques de ces interfaces, ou encore des matériaux contraints utilisés pour améliorer les performances électriques. La compréhension des liens entre les propriétés de transport des porteurs dans le canal, qui garantissent en grande partie les performances électriques des transistors, et la qualité de l'interface avec l'oxyde de grille est fond primordiale pour optimiser les transistors nanofils. Les mesures de bruit, associées à l'étude du transport dans le canal, sont un outil puissant et adapté à ces dispositifs tridimensionnels, sans être limité par la taille ultra-réduite des transistors nanofils. Les transistors nanofils étudiés ont été fabriqués à partir de substrats minces SOI, et intègrent un empilement de grille HfSiON/TiN, qui permet de réduire les dimensions tout en conservant les mêmes propriétés électrostatiques. Pour gagner en performances, des contraintes mécaniques ont été introduites dans le canal en silicium : en tension pour les NMOS, par le biais de substrat contraint (sSOI), et en compression pour les PMOS. Un canal en compression uni-axiale peut être obtenu par l'intégration de source/drain en SiGe et/ou par l'utilisation de couches contraintes de type CESL. Des transistors à canal SiGe sur isolant en compression ont également été fabriqués et étudiés. Les caractéristiques électriques des divers transistors nanofils (courbes Id-Vg, compromis Ion-Ioff, mobilité des porteurs) démontrent l'excellent contrôle électrostatique dû à l'architecture 3D, ainsi que l'efficacité de l'ingénierie de contraintes dans les nanofils jusqu'à de faibles longueurs de grilles (~17nm). Des mesures de bruit basse fréquence ont été réalisées sur ces mêmes dispositifs et analysées en fonction des paramètres géométriques de l'architecture nanofils (largeur W, forme de la section, longueur de grille L), et des diverses variantes technologiques. Nous avons démontré que le bruit 1/f dans les transistors nanofils peut être décrit par le modèle de fluctuations du nombre de porteurs (CNF) corrélées aux fluctuations de mobilité (CMF). Le bruit associé aux régions S/D a pu également être intégré dans ce modèle en ajoutant une contribution, en particulier pour les PMOS. Alors que les différentes variantes technologiques ont peu d'effet sur le bruit 1/f, les variations de géométrie en L et W changent la composante de bruit liée aux fluctuations du nombre de porteurs (CNF) de manière inversement proportionnelle à la surface totale (~1/WL). Cette augmentation du bruit est le reflet du transport qui se produit à proximité des interfaces avec l'oxyde. Les différentes orientations des interfaces supérieures et latérales (110) ou (100) présentent la même quantité de pièges d'interface (extrait à partir des mesures de bruit 1/f, en séparant les contributions des différentes faces du nanofil) bien qu'ayant une rugosité différente essentiellement liée au process. En revanche la composante CMF n'est pas altérée par la réduction des dimensions contrairement à la mobilité des porteurs qui décroit fortement avec L. Finalement, les mesures de bruit 1/f ont été comparées aux spécifications ITRS 2013 pour les transistors multi-grilles en vue des futurs nœuds technologiques de la logique CMOS, et démontrent que nos transistors nanofils satisfont les exigences en la matière

Ein Beitrag zur Entwicklung des Ω-Gate InAs Nanodraht-Transistors

Seit mehr als 50 Jahren ist der Nanowhisker bzw. Nanodraht Gegenstand intensiver Forschung und gehört somit zu den grundlegenden Themen der Nanotechnologie. Angesichts der rasanten Entwicklung im nanotechnologischen Bereich gewinnen Nanodrähte mehr und mehr an Bedeutung für die physikalischen Eigenschaften von InAs-Nanodrähten und leistet somit einen wichtigen Beitrag zur Weiterentwicklung des Forschungsfeldes. Im Rahmen dieser Arbeit wurden InAs-Nanodrähte aus der Vapor-Liquid-Solid Epitaxie auf ihre elektrischen Eigenschaften untersucht und als Nanodraht-Feldeffekttransistor charakterisiert. Hierfür war es nötig, sowohl entscheidende Prozessschritte für die Nanostrukturierung bzw. Nanokontaktierung zu entwickeln, als auch diese Prozesse für die Herstellung von InAs-Nanodraht-Feldeffekttransistoren in einen Gesamtprozess zu integrieren. Gegenstand dieser Arbeit ist auch die elektrische Charakterisierung der InAs-Nanodrähte mittels Conductive-AFM, um die Materialparameter zu bestimmen. Hierzu wurde ein Standard-AFM ausgebaut, wodurch die direkte elektrische Kontaktierung erfolgreich umgesetzt werden konnte. Mit dem Einsatz der Elektronenstrahl-Lithografie als indirekte Kontaktierungstechnik konnten zusätzlich die bekannten Vierpunkt-und TLM-Messmethoden auf die freiliegenden Nanodrähte angewandt werden. Somit war es möglich die InAs-Nanodrähte auch auf ihre elektrischen Eigenschaften hin zu untersuchen. Die theoretische Beschreibung der TLM Messergebisse konnte übereinstimmend auf die Messergebnisse der Nanodrähte verifiziert werden. Dabei zeigten die InAs-Nanodrähte spezifische Kontaktwiderstände im Bereich 10E-6 Ωcm2 und spezifische Widerstände im Bereich 10E-3 Ωcm, was überzeugend eine hohe kristalline Qualität der InAs-Nanodrähte belegt. Es konnte ebenfalls die Dotierung der InAs-Nanodrähte im Bereich von einigen 10E+17cm-3 ermittelt werden. Weiterhin wurde beobachtet, dass die InAs-Nanodrähte starke Oberflächenleitfähigkeit aufweisen. Durch die SiNx-Passivierung der Nanodrahtoberfläche konnte der Leitwert des Nanodrahtes um den Faktor 10 erhöht werden. Dieses Resultat deutet auf eine Oberflächensensitivität des InAs-Nanodrahtes hin. Die Zusammenführung der in dieser Arbeit entwickelten e-Beam Prozesse mit bereits bestehenden lithographischen Prozessen, erlaubte die Herstellung von Nanodraht-Transistoren mit hervorragenden elektrischen Eigenschaften für Kanallängen zwischen 1 µm bis 4 µm mit Gateisolatoren bis zu 10 nm. In Anbetracht der relativ hohen Gatelängen und dicken Gateisolatoren zeigten die Transistoren vergleichsweise hohe Stromdichten bis zu 3 A/mm bzw. Steilheiten bis zu 2,7 S/mm. Die Skalierbarkeit der NW-FET‘s konnte auch im Zusammenhang mit den Dicken des Gateisolators gezeigt werden. Die Beweglichkeit konnte aus den Transistordaten von 10.000 cm2/Vs bestimmt werden. Dieses Resultat weist wiederum auf hohe kristalline Eigenschaften des InAs-Nanodrahtes hin. Zudem erfolgte eine Charakterisierung der Transistoren in Abhängigkeit der Nanodrahtradien und Gatelängen. Aufbauend auf dem Iniguez „Charge-Control-Model“ für den Koaxial-Gate-MISFET konnte durch die Erweiterung des Kapazitätsmodells der Ω-Gate-MISFET beschrieben und Simulationen durchgeführt werden. Die Anwendbarkeit des benutzten Modells wurde anhand von vergleichenden Messungen an den realisierten Nanodraht-Transistoren überprüft und zeigte eine gute Übereinstimmung mit der Modellierung. Darüber hinaus zeigen die ersten Hochfrequenz-Messungen an den InAs-Nanodraht-Transistoren mit optimiertem π-Gate hohe Transistfrequenzen von f~10 GHz. Diese Daten stellen im Vergleich zu entsprechenden Forschungen die bisher veröffentlicht wurden Bestwerte dar.Nanowires have been the subject of extensive research for nanoelectronic and are therefore one fundamental issue of nanotechnology for over 50 years. Due to the rapid nanotechnology development nanowires becomes a more and more important issue for nanoelectronic. This thesis investigates the physical properties of InAs nanowires and provide an important contribution to development of InAs nanowires. In this work InAs nanowires synthesized by using Vapor-Liquid-Solid Epitaxy were investigated on their electrical properties and characterized as nanowire field-effect transistor (NW-FET). Therefore it was necessary to develop a nano lithography technique as well as an overall process for the development of InAs nanowire field-effect transistors. This work also examines the electrical characterization of freestanding InAs nanowires by Conductive-AFM in order to determine their material parameters. For this purpose a standard AFM was further developed, whereby the direct electrical contacting by AFM tip could be successfully implemented. Electron beam lithography was used as indirect contacting technique to apply four-point-structure as well as Transmission Line Method (TLM) structure on the exposed InAs nanowires. In this way it was possible to investigate InAs nanowires on their electrical material properties. The theoretical description of nanowire TLM could be verified according to measurement results of the InAs nanowires. InAs nanowires showed specific contact resistances in range 10E-6 Ωcm-2 and resistivity’s in range 10E-3 Ωcm that demonstrated a high crystalline quality of InAs nanowires. The doping concentration of InAs nanowires could be determined in range of a few 10E+17cm-3. Further it has been observed that InAs nanowires exhibit strong surface conductivity. By using of SiNx surface passivation the nanowire conductance could be increased up to the factor 10. The developed processing steps in this thesis allowed the production of nanowire field-effect transistors with excellent electrical properties for channel lengths from 1 µm to 4 µm with gate dielectric thickness up to 10 nm. In view of the given gate lengths and dielectric thicknesses the NW-FETs showed high current densities up to 3 A/mm and transconductances up to 2.7 S/mm. The NW-FET scalability of gate dielectric thickness could also be shown. In addition, the characterizations of NW-FETs depending on nanowire radius and gate lengths were investigated. The effective mobility was determined from the transistor data in range up to 10,000 cm2/Vs. These results indicate that InAs nanowires offer excellent electrical properties for nanoelectronic. The Ω-gate MISFET was described based on the Iniguez "Charge-Control Model" for the coaxial gate MISFET. The used model was verified based on comparative measurements of the realized nanowire transistors and showed a good agreement with the modeling results. In addition, the first high-frequency measurement on the InAs NW-FET with optimized π-gate showed transist frequencies up to f~10 GHz. Compared to the corresponding research, which have been published so far, these data represent the best results ever attained

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Abstract: The use of renewable energies continues to increase. However, the energy obtained from renewable resources is variable over time. The amount of energy produced from the renewable energy sources (RES) over time depends on the meteorological conditions of the region chosen, the season, the relief, etc. So, variable power and nonguaranteed energy produced by renewable sources implies intermittence of the grid. The key lies in supply sources integrated to a hybrid system (HS)