Flexible LDPC Decoder Architectures

Flexible channel decoding is getting significance with the increase in number of wireless standards and modes within a standard. A flexible channel decoder is a solution providing interstandard and intrastandard support without change in hardware. However, the design of efficient implementation of flexible low-density parity-check (LDPC) code decoders satisfying area, speed, and power constraints is a challenging task and still requires considerable research effort. This paper provides an overview of state-of-the-art in the design of flexible LDPC decoders. The published solutions are evaluated at two levels of architectural design: the processing element (PE) and the interconnection structure. A qualitative and quantitative analysis of different design choices is carried out, and comparison is provided in terms of achieved flexibility, throughput, decoding efficiency, and area (power) consumption

A LOW-POWER 1-Gbps RECONFIGURABLE LDPC DECODER DESIGN FOR MULTIPLE 4G WIRELESS STANDARDS

In this paper we present an efficient system-on-chip implementation of a 1-Gbps LDPC decoder for 4G (or beyond 3G) wireless standards. The decoder has a scalable data path and can be dynamically reconfigured to support multiple 4G standards. We utilize a pipelined version of the layered belief propagation algorithm to achieve partial-parallel decoding of structured LDPC codes. Instead of using the sub-optimal Minsum algorithm, we propose to use the powerful belief propagation (BP) decoding algorithm by designing an area-efficient soft-input soft-output (SISO) decoder. Two power saving schemes are employed to reduce the power consumption up to 65%. The decoder has been synthesized, placed, and routed on a TSMC 90nm 1.0V 8-metal layer CMOS technology with a total area of 3.5 mm2. The maximum clock frequency is 450 MHz and the estimated peak power consumption is 410 mW.NokiaNational Science Foundatio

Conflict Resolution by Matrix Reordering for DVB-T2 LDPC Decoders

International audienceLayered decoding is known to provide efficient and high-throughput implementation of LDPC decoders. However, the implementation of the layered architecture is not always straightforward because of the memory access conflicts in the a-posteriori information memory. In this paper, we focus our attention on a particular type of conflict introduced by the existence of multiple diagonal matrices in the DVB-T2 parity check matrix structure. We illustrate how the reordering of the matrix reduces the number of conflicts, at the cost of limiting the level of parallelism. We then propose a parity extending process to solve the remaining conflicts. Fixed point simulation results show coherent performance without modifying the layered architecture

Conflict resolution for pipelined layered LDPC decoders

International audienceMany of the current LDPC implementations of DVB-S2, T2 or WiMAX standard use the so-called layered architecture combined with pipeline. However, the pipeline process may introduce memory access conflicts. The resolution of these conflicts requires careful scheduling combined with dedicated hardware and/or idle cycle insertion. In this paper, based on the DVB-T2 example, we explain explicitly how the scheduling can solve most of the pipeline conflicts. The two contributions of the paper are 1) how to split the matrix to relax the pipeline conflicts at a cost of a reduced maximum available parallelism 2) how to project the problem of the research of an efficient scheduling to the well-known "Travelling Salesman Problem" and use a genetic algorithm to solve it

Research on energy-efficient VLSI decoder for LDPC code

制度:新 ; 報告番号:甲3742号 ; 学位の種類:博士(工学) ; 授与年月日:2012/9/15 ; 早大学位記番号:新6113Waseda Universit

LDPC-coded modulation for transmission over AWGN and flat rayleigh fading channels

La modulation codée est une technique de transmission efficace en largeur de bande qui intègre le codage de canal et la modulation en une seule entité et ce, afin d'améliorer les performances tout en conservant la même efficacité spectrale comparé à la modulation non codée. Les codes de parité à faible densité (low-density parity-check codes, LDPC) sont les codes correcteurs d'erreurs les plus puissants et approchent la limite de Shannon, tout en ayant une complexité de décodage relativement faible. L'idée de combiner les codes LDPC et la modulation efficace en largeur de bande a donc été considérée par de nombreux chercheurs. Dans ce mémoire, nous étudions une méthode de modulation codée à la fois puissante et efficace en largeur de bande, ayant d'excellentes performances de taux d'erreur binaire et une complexité d'implantation faible. Ceci est réalisé en utilisant un encodeur rapide, un décoder de faible complexité et aucun entrelaceur. Les performances du système proposé pour des transmissions sur un canal additif gaussien blanc et un canal à évanouissements plats de Rayleigh sont évaluées au moyen de simulations. Les résultats numériques montrent que la méthode de modulation codée utilisant la modulation d'amplitude en quadrature à M niveaux (M-QAM) peut atteindre d'excellentes performances pour toute une gamme d'efficacité spectrale. Une autre contribution de ce mémoire est une méthode simple pour réaliser une modulation codée adaptative avec les codes LDPC pour la transmission sur des canaux à évanouissements plats et lents de Rayleigh. Dans cette méthode, six combinaisons de paires encodeur modulateur sont employées pour une adaptation trame par trame. L'efficacité spectrale moyenne varie entre 0.5 et 5 bits/s/Hz lors de la transmission. Les résultats de simulation montrent que la modulation codée adaptative avec les codes LDPC offre une meilleure efficacité spectrale tout en maintenant une performance d'erreur acceptable