A HIERARCHICAL REGISTER OPTIMIZATION APPROACH

Abstract A hierarchical register allocation approach in high-level synthesis is presented. First, we accomplish the trivial register allocation and then we attempt to optimize the number of required registers. In this work, we extend conventional register allocation algorithms to handle behavioral descriptions containing conditional branches and loops. However, in our approach the register optimization will carried out with explicit consideration of interconnection cost. Results show that our approach is more efficient for data flow graphs that contain nested conditional blocks and loops

Synthèse architecturale des systèmes asynchrones

Grâce aux nombreux avantages qu'ils possèdent, notamment : absence de dock skew, performances moyennes, capacité à avoir une faible consommation etc..., les circuits asynchrones sont présentés comme une alternative aux circuits synchrones. Aussi, le développement de méthodologies de conception et d'outils de CAO deviennent une nécessité. Dans cet article, nous présentons une méthodologie de synthèse de haut niveau dédiée aux circuits asynchrones. Pour cela, nous redéfinissons les concepts classiques de la synthèse de haut niveau tout en conservant les différentes étapes de celle-ci. En effet, avec un fonctionnement du type événementiel, et des délais dépendant des données, cette redéfinition s'avérait nécessaire

Algorithm-architecture matching metrics

The high level synthesis question is too wide to be optimaly addressed by a single and general CAD tool. So, interactive transfers of information are required between the tool and the designer, in order to make tractable the optimization of the synthesis task in a reasonnable time . This paper introduces an appoach which aims to provide the designer with information to quantify the hardware complexity in order to guide him in during his transformation choices . The method is based on probabilities, focuse the whole set of ressources and takes into account the real dependencies between operations . The method is characterized by a high level of abstraction. It firstly enables to combine the estimation with the most powerful algorithmic-transformations and secondly to be easily independent from the architectural model .Le champ d'action de la synthèse d'architecture s'avère trop vaste pour qu'un outil puisse offrir une solution optimale quelque soit l'algorithme cible. C'est pourquoi l'étude préalable de l'algorithme spécifié apparaît comme incontournable. Nous présentons ici, une nouvelle approche d'estimation dynamique des ressources, appliquée aux architectures pipelines sous contrainte de Latence. Nous employons une méthode probabiliste prenant en compte réellement les contraintes entre opérations, dans le but de guider le choix des transformations et des algorithmes impliqués dans la spécification. Les propriétés analysées sont la concurrence dans le temps des opérateurs, bus, registres et interconnexions et les statistiques de liens entre opérateurs. Des métriques sont également proposées pour l'interprétation des courbes d'estimation obtenues

Estimation probabiliste de la complexité de circuits VLSI pour le traitement du signal

Afin de raccourcir le cycle de conception d'un système VLSI, il est nécessaire de pouvoir estimer les performances (temps, coût, consommation) de différentes solutions architecturales et algorithmiques au niveau d'abstraction le plus élevé. Nous présentons une nouvelle approche d'estimation dynamique de la complexité matérielle, appliquée aux architectures pipelines sous contrainte de temps. Elle se situe au niveau algorithmique, tout en restant indépendante de la méthode de synthèse qui sera choisie ultérieurement. Nous employons une méthode probabiliste prenant en compte réellement les contraintes entre opérations, dans le but de guider le choix des transformations et des algorithmes impliqués dans la spécification. Enfin, nous présentons des résultats d'estimation, et les comparons avec des résultats de synthèse architecturale

Évaluation comparative de plates-formes reconfigurables et programmables pour les télécommunications de 3ème génération

- L'évolution des systèmes de radio-communications cellulaires se traduit par un accroissement important de la complexité des applications à implanter. En particulier, l'utilisation de la technologie WCDMA (Wideband Code-Division Multiple Access) dans les systèmes de troisième génération nécessite des capacités de calcul élevées. Dans cet article, les résultats de l'implantation d'un récepteur WCDMA au sein de différentes plates-formes programmables ou reconfigurables sont présentés. Les différentes solutions d'implantation sont comparées en termes de coût, de performances et d'efficacité énergétique. De plus, la méthodologie proposée pour obtenir la spécification en virgule fixe du récepteur est exposée

Memory-unit design for real-time-digital-signal-processing applications

The increase in the complexity of signal processing and image algorithms, under the execution time constraint, and taking into consideration the new constraints (area, speed, consumption etc .), makes exploration space a manually unachievable concept . The framework development for design became a necessity at that time, so as to offer estimation tools and semi-automatic synthesis to the designer, allowing the design of different parts of the application . In the last decade, scheduling and resources allocation algorithms (operators, registers etc .) have given rise to a number of synthesis tools of a high level for the designing of operative and control parts . However, if these tools allow the designing of these two units in a more or less automatic way, then it is not the same for the memorisation unit which should, most of the time, be explicitly designed . The evolution of applications, notably in signal processing, applies itself, not only to the operative system part, but also and above all, to the memorisation ; this last point can rapidly become the critical point in the implementation .L'augmentation de complexité des algorithmes de traitement du signal et de l'image, sous contrainte de temps d'exécution, et la prise en compte de nouvelles contraintes (surface, vitesse, consommation, etc) rend l'exploration de l'espace de conception irréalisable de manière manuelle. Le développement de plates-formes de conception est alors devenu une nécessité afin d'offrir aux concepteurs des outils d'estimation et de synthèse semi-automatique permettant de concevoir les différentes parties d'une application. Dans la dernière décennie, les méthodes d'ordonnancement et d'assignation des ressources (opérateurs, registres, ...etc) ont donné naissance à de nombreux outils de synthèse de haut niveau pour la conception des parties opérative et de contrôle. Toutefois, si ces outils permettent de concevoir de manière plus ou moins automatique ces deux unités, il n'en est pas de même pour l'unité de mémorisation qui doit, la plupart du temps, être conçue explicitement. L'évolution des applications, notamment dans le domaine du traitement du signal, s'applique non seulement à la partie opérative du système, mais aussi et surtout à la mémorisation; cette dernière pouvant rapidement devenir le point critique de la mise en œuvre. Ce papier présente une méthodologie de conception de ces unités. Partant d'une description des besoins en terme de mémorisation, nous décomposons la synthèse des mémoires en quatre étapes. Cette synthèse vient alors compléter le flot de conception d'un outil de synthèse d'architectures (par exemple de l'outil Gaut)

Gestion de la consommation d'un ONoC intégré dans un MPSoC

National audienceL'optique intégrée est une technologie très prometteuse qui permet d'envisager l'intégration de réseaux sur puce très per-formants. Toutefois, la consommation des composants optiques est critique et en particulier la consommation des sources laser intégrées est connue pour être importante. Dans ce contexte, l'implémentation d'un réseau optique sur puce nécessite une gestion précise des puissances d'émission des lasers. Dans ce contexte, les travaux que nous adressons concernent la modélisation des pertes subies par un signal optique circulant dans un guide d'ondes et l'insertion de codes correcteur d'erreurs pour parvenir à maintenir un taux d'erreur binaire ciblé. Cet article présente le principe de la stratégie que nous développons dans ce cadre

Accuracy Constraint Determination in Fixed-Point System Design

Most of digital signal processing applications are specified and designed with floatingpoint arithmetic but are finally implemented using fixed-point architectures. Thus, the design flow requires a floating-point to fixed-point conversion stage which optimizes the implementation cost under execution time and accuracy constraints. This accuracy constraint is linked to the application performances and the determination of this constraint is one of the key issues of the conversion process. In this paper, a method is proposed to determine the accuracy constraint from the application performance. The fixed-point system is modeled with an infinite precision version of the system and a single noise source located at the system output. Then, an iterative approach for optimizing the fixed-point specification under the application performance constraint is defined and detailed. Finally the efficiency of our approach is demonstrated by experiments on an MP3 encoder