Contribution à la conception de synthèses de fréquence pour liaison satellite embarquée: montée en résolution et réduction de raies parasites

Be connected to broadband WEB in flight is a trade issue which has motivated the launch of a project named FAST (Fiber-like Aircraft Satellite Communications). Under this project, Axess-Europe company with seven other partners including LAAS-CNRS, worked on the design of an active phased-array antenna with an electronically controlled beam steering. This thesis deals with the frequency synthesis of the antenna transceiver. In order to be able to connect to different satellites with their own frequency map, and also compensate for the Doppler effect to a certain extent, this focuses on the increase of the frequency resolution of a PLL (Phase-Locked Loop) using a fractional-N frequency divider. When considering a PLL, a fractional-N divider offers several advantages: increase frequency resolution without decreasing the reference frequency, and thus allows to keep the loop dynamic, as well as bandwidth and phase noise performances. However, fractional-N division generates spurious, which can yet be reduced by different well known techniques. Among these techniques, the DDS (Direct Digital Synthesizer) can be used as a fractional-N divider, but the increase of its frequency resolution would dramatically increase its size. So we designed a variant DDS-based topology, which allows to keep the advantage of the DDS in spurious reduction while increasing its frequency resolution without increasing its size. A comprehensive study of this novel structure is proposed.Être connecté en haut débit au WEB à bord des avions est un marché à fort potentiel commercial qui a motivé le lancement d'un projet nommé FAST (Fiber-like Aircraft SaTellite communications). Dans le cadre de ce projet, la société Axess Europe, en partenariat avec sept partenaires dont le LAAS-CNRS a développé une antenne plane à matrice d'éléments rayonnants dont l'orientation du faisceau est gérée électroniquement. Cette antenne permet la communication avion-satellite. Cette thèse traite de la partie synthèse de fréquence de l'électronique d'émission-réception de l'antenne. Afin de pouvoir s'adapter à n'importe plan de fréquence de satellite, mais aussi la volonté de pouvoir compenser l'effet Doppler dans une certaine mesure, ces travaux se sont tournés vers l'amélioration de la résolution d'une boucle à verrouillage de phase (PLL), et plus particulièrement sur l'étude et la réalisation d'un diviseur de fréquence fractionnaire capable de satisfaire ces exigences. Dans une PLL, la division fractionnaire permet d'augmenter la résolution fréquentielle sans devoir diminuer la fréquence de référence, ce qui permet de conserver la dynamique de boucle, la bande passante ainsi que les caractéristiques en bruit de phase. Cependant, elle génère des raies parasites gênantes, que l'on peut toutefois atténuer avec plusieurs techniques bien connues. Parmi ces techniques, on trouve le DDS (synthétiseur numérique direct) utilisé comme diviseur fractionnaire, mais il ne permet d'atteindre la résolution fréquentielle souhaitée que pour une taille trop importante. Nous avons donc développé une variante basée sur un DDS qui permet d'en conserver les avantages pour la réduction des raies parasites, tout en augmentant la résolution fréquentielle sans devoir en augmenter la taille. Une étude exhaustive de cette structure originale est proposée

Convertisseur phase/amplitude sinusoïdal et gaussien pour synthétiseur digital direct basse consommation ultra rapide

National audienceUn étage différentiel capable de mettre en forme des signaux gaussiens aussi bien que sinusoïdaux est proposé comme alternative dans les architectures de DDS basse consommation ultra rapides. Il a permis la conception d'un DDS fonctionnant jusqu'à 20GHz, avec une résolution de 9bits en fréquence et de 8bits en amplitude, sur une technologie SiGe BiCMOS 0,13µm de ft/fmax égal à 200/250GHz. Il conduit à un SFDR de −44,5dBc en mode sinusoïdal et un SLRR de −43,5dBc en mode gaussien

A both Gaussian and sinusoidal phase-to-amplitude converter for low-power ultra-high-speed direct digital synthesizers

International audienceThis paper introduces a new bipolar differential pair topology for both Gaussian and sinusoidal signal shaping, to be used as a phase-to-amplitude converter alternative in low-power ultra-high-speed DDS. A DDS using this converter, with a 9-bit frequency resolution and an 8-bit amplitude resolution has been designed in a 0.13 μm SiGe BiCMOS technology, with ft/fmax of 200/250 GHz, and simulated up to a 20 GHz operating clock frequency. It consumes 585 mW under a 2.8 V power supply. Simulated triangle shape allows an optimal SFDR of -44.5 dBc in sinus mode and a SLRR of -43.5 dBc in Gaussian mode

A Baseband Ultra-Low Noise SiGe:C BiCMOS 0.25 µm Amplifier And Its Application For An On-Chip Phase-Noise Measurement Circuit

4 pagesInternational audienceThe design and realization of an ultra-low noise operational amplifier is presented. Its applications are integrated low-frequency noise measurements in electronic devices and on-chip phase-noise measurement circuit. This paper discusses the SiGe:C BiCMOS 0.25 µm design improvements used for low noise applications. The proposed three-stage operational amplifier uses parallel bipolar transistor connection as input differential pair for low noise behavior. This operational amplifier provides both low noise and high gain performances. This operational amplifier has an area of only 660x250 µm2 with an equivalent input noise floor of only 1.1 nV/√Hz at 10 kHz. The measured noise characteristics (versus total power consumption) are better than those of most operational amplifiers commonly adopted in low-frequency noise measurements. The AC gain is 83 dB and the unity gain bandwidth is 210 MHz, with a total current consumption of 18 mA at 2.5 V supply voltage

A Low Phase Noise and Wide-Bandwidth BiCMOS SiGe:C 0.25µm Digital Frequency Divider For An On-Chip Phase-Noise Measurement Circuit

4 pagesInternational audienceA low phase noise and wide-bandwidth frequency divider has been developed in a 0.25 µm SiGe:C process. This paper discusses the BiCMOS design improvements used for ultra low phase noise applications like on-chip phase-noise measurement circuit. From a single-ended signal provided by a local oscillator LO, the wide-bandwidth frequency divider circuit generates accurate quadrature signals. For the full 1kHz-5.5 GHz input frequency range, the frequency divider achieves an output quadrature error less than ±1°. This paper presents a novel architecture designed for improving phase noise and exhibits a measured residual phase noise of -164 dBc/Hz @ 100 kHz with a 3.5 GHz input frequency

Diviseur de fréquence SiGe:C 0,25 µm, large bande et faible bruit, pour banc de mesure de bruit de phase intégré

La conception, la réalisation et la caractérisation d'un diviseur de fréquence par 2, large bande et faible bruit de phase est présentée. L'application ciblée est un banc de mesure de bruit de phase totalement intégré. Le diviseur de fréquence sert à fournir des signaux de référence en quadrature, sur la bande [1 kHz ; 5,5 GHz]. Ainsi, une erreur de quadrature inférieure à ± 1° a été mesurée sur toute la bande, avec un bruit de phase résiduel de seulement −164 dBc/Hz à 100 kHz de la porteuse de 3,5 GHz

A Low Spurious Level Fractional-N Frequency Divider Based on a DDS-like Phase Accumulation Operation

International audienceThis paper presents a novel architecture of a low spurious level fractional-N frequency divider. It has already been shown in previous work that the use of a direct digital synthesizer (DDS) represents a promising solution to the mitigation of the fractional spurs that appear at the output of fractional frequency dividers, but with the drawback of causing a non-linear control of the division ratio. The DDS-based architecture proposed in this paper recovers the benefit of having a linear tuning of the division ratio, while still having similar performance in terms of fractional spurs

A Low Phase Noise and Wide-Bandwidth BiCMOS SiGe:C 0.25µm Digital Frequency Divider For An On-Chip Phase-Noise Measurement Circuit

4 pagesInternational audienceA low phase noise and wide-bandwidth frequency divider has been developed in a 0.25 µm SiGe:C process. This paper discusses the BiCMOS design improvements used for ultra low phase noise applications like on-chip phase-noise measurement circuit. From a single-ended signal provided by a local oscillator LO, the wide-bandwidth frequency divider circuit generates accurate quadrature signals. For the full 1kHz-5.5 GHz input frequency range, the frequency divider achieves an output quadrature error less than ±1°. This paper presents a novel architecture designed for improving phase noise and exhibits a measured residual phase noise of -164 dBc/Hz @ 100 kHz with a 3.5 GHz input frequency