Etude physique de dispositifs SOI partiellement désertés fortement sub-microniques

L'intérêt grandissant porté aux applications basse tension et faible consommation fait de la technologie CMOS/SOI la technologie la plus prometteuse de ces dix prochaines années. Le gain croissant en performances nécessite la mise au point de dispositifs de longueur de grille de plus en plus réduite, alimentés par des tensions d'alimentation proches de 1V. Ce manuscrit présente l'étude physique et la mise au point de ces dispositifs. Les chapitres I et II introductifs présentent les matériaux et transistors SOI avec leurs avantages respectifs. Les principaux effets à contrôler afin d'optimiser les propriétés électriques des composants avancés et les mécanismes particuliers aux dispositifs SOI sont exposés. Le chapitre III est essentiellement consacré à la comparaison simulation/expérience afin de comprendre l'écart existant entre eux. La simulation des profils de dopage canal, des effets de canaux courts inverses, l'impact de la déplétion de grille, l'influence des effets quantiques ainsi que les effets de substrat flottant sont étudiés. Le développement de l'architecture des dispositifs SOI 0.1 [mu]m fait l'objet du chapitre IV. L'impact de plusieurs étapes technologiques (implantation ionique : énergie, dose, tilt...) est étudié par simulation pour les transistors NMOS et PMOS. Les meilleurs points de fonctionnement ont été testés sur deux premiers lots électriques dont les résultats sont analysés. Cette étude a conduit à une nette amélioration de la technologie. Le chapitre V est entièrement consacré à l'isolation latérale entre dispositifs SOI. Les limitations de l'isolation LOCOS sont montrées ainsi que les avantages apportés par une isolation par tranchées. La dernière partie de ce manuscrit est relative à la caractérisation des effets spécifiques aux composants MOS/SOI. L'effet d'auto-échauffement, le transistor bipolaire parasite, la résistance de body et le potentiel de body font ainsi l'objet de mesures et de simulations.GRENOBLE1-BU Sciences (384212103) / SudocSudocFranceF

Investigation on built-in BJT in FD-SOI BIMOS

sessionposterInternational audienceThe built-in BJT of a BIMOS fabricated in 28nm UTBB FD-SOI high-k metal technology from ST Microelectronics is investigated in common-emitter mode and in MOSFET off-state. In the weak V BE regime, field-effects dominate, generating a negative base current and making the current gain β0 meaningless. For V be high enough, the BJT works normally but with and a very low gain

a new sharp switch device integrated in 28nm FD-SOI technology

session: tunnel transistorsInternational audienceA novel 2-components sharp switch device integrated in high-k metal gate UTBB 28 nm FD-SOI technology is presented, analyzed and measured in DC. It features a subthreshold slope of 2 mV/decade and offers several parameters to tune its characteristic, for ESD or neuromorphic applications

Impact of low thermal processes on reliability of high-k/metal gate stacks

International audienceThe time dependent defect spectroscopy method has been used to analyze the impact of low thermal budget (TB) processes on the quality of high-k/metal gate stacks. For n-type metal-oxide-semiconductor field-effect transistors (MOSFETs), it is shown that reducing the TB of the process does not seem to degrade the t0-reliability of the gate oxide. The density of pre-existing high-k defects responsible for random telegraph noise (RTN) has a small increase for the low temperature (LT) process, and, at the same time, the location of the traps, inside the oxide, remains the same. On the other hand, for p-type MOSFETs, the gate stack reliability is affected by the thermal budget, and there is a large increase in the density of RTN defects for the LT process compared to the high temperature reference. Finally, it is observed that, for low thermal budget, the nature of the traps changes and there is a modification of the depth of the traps within the interfacial layer which are, now, closer to the Si interface. This study gives guidelines to achieve good trade off performance/reliability for a 3D CoolCube™ integration process

Role of synaptic variability in resistive memory-based spiking neural networks with unsupervised learning

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Impact of low thermal processes on reliability of HK/MG stacks

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Z2-FET: A promising FDSOI device for ESD protection

International audienceIn this work, the use of the Z2-FET (Zero subthreshold swing and Zero impact ionization FET) for Electro-Static Discharge (ESD) protections is demonstrated. The device, fabricated with Ultra-Thin Body and Buried Oxide (UTBB) Silicon-On-Insulator technology, features an extremely sharp off-on switch and an adjustable triggering voltage (Vt1). The principle of operation, relying on the modulation of electron and hole injection barriers, is reviewed. The impact of process modules and design parameters on electrical characteristics is analyzed with TCAD simulations, showing that very low leakage current (Ileak) and triggering capability adapted to local protection schemes are achievable. Experimental results validate the possible use of this device as an ESD protection in the 28 nm FDSOI technology

Thin-body ESD protections in 28nm UTBB-FDSOI: From static to transient behavior

International audienceInnovative Ultra-Thin Body and Buried Oxide FDSOI protections (BBC-T and Z2-FET) are characterized and analyzed in order to assess the CDM time domain behavior. In addition to static (leakage and triggering) control, it is found that front and back gate coupling is a very efficient way to improve the transient responses of the proposed devices

Key low temperature processes for a silicon-based 3D sequential integration

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