A Scalable High-Performance Memory-Less IP Address Lookup Engine Suitable for FPGA Implementation

RÉSUMÉ La recherche d'adresse IP est une opération très importante pour les routeurs Internet modernes. De nombreuses approches dans la littérature ont été proposées pour réaliser des moteurs de recherche d'adresse IP (Address Lookup Engine – ALE), à haute performance. Les ALE existants peuvent être classés dans l’une ou l’autre de trois catégories basées sur: les mémoires ternaires adressables par le contenu (TCAM), les Trie et les émulations de TCAM. Les approches qui se basent sur des TCAM sont coûteuses et elles consomment beaucoup d'énergie. Les techniques qui exploitent les Trie ont une latence non déterministe qui nécessitent généralement des accès à une mémoire externe. Les techniques qui exploitent des émulations de TCAM combinent généralement des TCAM avec des circuits à faible coût. Dans ce mémoire, l'objectif principal est de proposer une architecture d'ALE qui permet la recherche rapide d’adresses IP et qui apporte une solution aux principales lacunes des techniques basées sur des TCAM et sur des Trie. Atteindre une vitesse de traitement suffisante dans l'ALE est un aspect important. Des accélérateurs matériels ont été adoptés pour obtenir une le résultat de recherche à haute vitesse. Le FPGA permettent la mise en œuvre d’accélérateurs matériels reconfigurables spécialisés. Cinq architectures d’ALE de type émulation de TCAM sont proposés dans ce mémoire : une sérielle, une parallèle, une architecture dite IP-Split, une variante appelée IP-Split-Bucket et une version de l’IP-Split-Bucket qui supporte les mises à jours. Chaque architecture est construite à partir de l’architecture précédente de manière progressive dans le but d’en améliorer les performances. L'architecture sérielle utilise des mémoires pour stocker la table d’adresses de transmission et un comparateur pour effectuer une recherche sérielle sur les entrées. L'architecture parallèle stocke les entrées de la table dans les ressources logiques d’un FPGA, et elle emploie une recherche parallèle en utilisant N comparateurs pour une table avec N entrées. L’architecture IP-Split emploie un niveau de décodeurs pour éviter des comparaisons répétitives dans les entrées équivalentes de la table. L'architecture IP-Split-Bucket est une version améliorée de l'architecture précédente qui utilise une méthode de partitionnement visant à optimiser l'architecture IP-Split. L’IP-Split-Bucket qui supporte les mises à jour est la dernière architecture proposée. Elle soutient la mise à jour et la recherche à haute vitesse d'adresses IP. Les résultats d’implémentations montrent que l'architecture d’ALE qui offre les meilleures performances est l’IP-Split-Bucket, qui n’a pas recours à une ou plusieurs mémoires. Pour une table d’adresses de transmission IPv4 réelle comportant 524 k préfixes, l'architecture IP-Split-Bucket atteint un débit de 103,4 M paquets par seconde et elle consomme respectivement 23% et 22% des tables de conversion (LUTs) et des bascules (FFs) sur une puce Xilinx XC7V2000T.----------ABSTRACT High-performance IP address lookup is highly demanded for modern Internet routers. Many approaches in the literature describe a special purpose Address Lookup Engines (ALE), for IP address lookup. The existing ALEs can be categorised into the following techniques: Ternary Content Addressable Memories-based (TCAM-based), trie-based and TCAM-emulation. TCAM-based techniques are expensive and consume a lot of power, since they employ TCAMs in their architecture. Trie-based techniques have nondeterministic latency and external memory accesses, since they store the Forwarding Information Base (FIB) in the memory using a trie data structure. TCAM-emulation techniques commonly combine TCAMs with lower-cost circuits that handle less time-critical activities. In this thesis, the main objective is to propose an ALE architecture with fast search that addresses the main shortcomings of TCAM-based and trie-based techniques. Achieving an admissible throughput in the proposed ALE is its fundamental requirement due to the recent improvements of network systems and growth of Internet of Things (IoTs). For that matter, hardware accelerators have been adopted to achieve a high speed search. In this work, Field Programmable Gate Arrays (FPGAs) are specialized reconfigurable hardware accelerators chosen as the target platform for the ALE architecture. Five TCAM-emulation ALE architectures are proposed in this thesis: the Full-Serial, the Full-Parallel, the IP-Split, the IP-Split-Bucket and the Update-enabled IP-Split-Bucket architectures. Each architecture builds on the previous one with progressive improvements. The Full-Serial architecture employs memories to store the FIB and one comparator to perform a serial search on the FIB entries. The Full-Parallel architecture stores the FIB entries into the logical resources of the FPGA and employs a parallel search using one comparator for each FIB entry. The IP-Split architecture employs a level of decoders to avoid repetitive comparisons in the equivalent entries of the FIB. The IP-Split-Bucket architecture is an upgraded version of the previous architecture using a partitioning scheme aiming to optimize the IP-Split architecture. Finally, the Update-enabled IP-Split-Bucket supports high-update rate IP address lookup. The most efficient proposed architecture is the IP-Split-Bucket, which is a novel high-performance memory-less ALE. For a real-world FIB with 524 k IPv4 prefixes, IP-Split-Bucket achieves a throughput of 103.4M packets per second and consumes respectively 23% and 22% of the Look Up Tables (LUTs) and Flip-Flops (FFs) of a Xilinx XC7V2000T chip

Sulfur deportment in nickel laterite calcination for ferronickel production via rotary kiln-electric furnace route

The rotary kiln-electric furnace (RK-EF) process is a common pyrometallurgical route for ferronickel production from nickel laterite ores. Sulfur is a harmful impurity that deteriorates the mechanical properties of nickel alloys. Due to the low sulfur content of the laterites, it is believed that the majority of the sulfur in crude ferronickel is originated from the process additives such as fuel and reductant in the rotary kiln. Therefore, it is crucial to investigate the effect of the sulfur content of the fuel on the calcine composition. Reducing sulfur absorption from the fuel to the calcine is beneficial to reduce the load of the refinery. This study investigates sulfur deportment in the nickel laterite calcination to obtain a fundamental understanding of the behavior of sulfur present in the rotary kiln fuel. In this work, the main reactions that occur in the calcination stage are identified. The kinetics of the reactions are investigated by combining model-free and model-fitting methods. The sulfurization reactions in the nickel laterite calcination are identified, and the main sulfur-containing compound in the calcine is found to be pyrrhotite (Fe7S8). Using coal with higher sulfur content, employing a more aggressive reducing atmosphere in the furnace, and increasing the gas flow rate result in an increase in the sulfur content of the calcine. Increasing temperature from 600 to 700 °C leads to higher sulfur deportation from the gas phase to the calcine. However, raising the temperature above 700 °C decreases sulfur deportation due to sintering of the particles and recrystallization of the silicate compounds. A comprehensive kinetic analysis on the sulfurization reactions revealed that the sulfurization reaction is diffusion-controlled and has a low activation energy of 1.4-5.3 kJ/mol. Using CaCO3 as a sulfur absorbent leads to 70.8-91% sulfur removal in the calcine. The effect of the processing temperature and time on reducing the sulfur content of the calcine are also investigated. Increasing time from 30 to 120 min results in decreasing sulfur removal from 91 to 78.3%. Raising temperature from 700 to 800 °C promotes sulfur removal; however, sintering of additive particles at above 800 °C reduces sulfur removal.Applied Science, Faculty ofMaterials Engineering, Department ofGraduat

Analytical optimization/verification schemes for finite- precision data-flow graphs

Finite-precision computing is an important topic, which has vast applications from computer arithmetic and Digital Signal Processing (DSP) to sensor fusion. The main goal in finite-precision computing is to deliver accurate enough computational results, while utilizing the minimum amount of available hardware resources such as arithmetic logic units, multiply-accumulator units, look-up-tables, logic gates, dedicated DSP blocks, memories, number of sensors, etc. Fixed-point, floating-point, and block-floating-point number representations are the most common data formats for finite-precision computing in DSP and computer arithmetic. In this thesis we explore various analytical optimization and verification schemes for finite-precision data-flow graphs. Our solutions are beneficial for a number of problems in the domain of DSP, computer arithmetic, sensor networks, and even operations research. Namely, we address the accuracy analysis and word-length optimization of fixed-point, floating-point and block-floating-point polynomial specifications. The proposed solutions are compared with previous work on several DSP benchmarks. Furthermore, we introduce a minimum mean-square-error, high precision data fusion algorithm with tolerance to multiple faults for an arbitrary central multi-sensor system. Experiments illustrate the results for temperature sensors as well as accelerometers and compare them with previous work.L'arithmétique en précision finie est un sujet important qui permet à vastes applications pour le calcul arithmetique informatique dont le traitement de signal et la fusion de capteurs. L'objectif principal de l'arithmétique en précision finie est de fournir des résultats de calcul suffisamment précises tout en utilisant le minimum de ressources matérielles disponibles telles que des unités d'arithmétiques logiques, des blocs multiplicateur-accumulateurs, des tables de correspondances, des fonctions logiques, des blocs de traitement de signal dédiés, de la mémoire, des capteurs, etcLes formats à virgule fixe, virgule flottante, et bloc de calcul en virgule flottante sont les représentations numériques de données les plus courantes pour le calcul à précision finie en traitement de signal et en arithmétique informatique. Dans cette thèse, nous explorons les différentes techniques d'optimisations analytiques et systèmes de vérification pour les diagrammes de flux de données (DFD) contenant de l'arithmétique en précision finie. Nos solutions proposées sont bénéfiques pour un certain nombre d'applications dans le domaine du traitement de signal, de l'arithmétique informatique, des réseaux de capteurs, et même dans le domaine de la recherché opérationnelle. Notamment, nous nous adressons à l'analyse de la précision et de l'optimisation de la taille des mots informatique pour l'arithmétique en virgule fixe, virgule flottante, et bloc de calcul en virgule flottante avec specification de polynomes. Les solutions proposées sont comparées avec les travaux précédents en utilisant plusieurs critères de performances dans le domaine du traitement de signal. De plus, nous introduisons un algorithme de fusion de données à haute précision avec une erreur quadratique moyenne minimum. Cet algorithme est tolérante aux pannes pour un système multi-capteur central arbitraire. Des expériences illustrent les résultats pour les capteurs de température ainsi que des accéléromètres. Nous les comparons ensuite avec des travaux de recherche antérieurs