A unified model for software-hardware co-design

A unified model of factorized graphs is proposed for the specification and the optimization of real-time embedded application s based on architectures composed of processors and/or specific circuits . First, a graph of operations partially ordered by their data dependencies is used to specify the algorithm and hence its potential parallelism, independently of hardware constraints . Then , it is shown how this dependence graph may be transformed by different kinds of factorization to obtain an implementation, a s specific circuits or as a specialized executive distributed on several processors . Finally, basic principles of optimization are give n for minimizing hardware resources while satisfying real-time constraints . In prospect, this unified approach is expected to be used for optimized software-hardware co-design .On propose un modèle unifié de graphes factorisés, pour spécifier et optimiser des applications temps réel embarquées, basées sur des architectures composées de processeurs et/ou de circuits spécialisés. Tout d'abord on utilise un graphe de dépendances de données entre opérations pour spécifier l'ordre partiel des opérations de l'algorithme et donc son parallélisme potentiel, indépendamment des contraintes matérielles. On montre ensuite comment ce graphe peut être transformé par différentes formes de factorisation pour aboutir à une implantation sous forme de circuits spécialisés ou d'un exécutif spécialisé distribué sur des processeurs. Enfin on donne les principes de base de l'optimisation visant à minimiser les ressources matérielles tout en respectant les contraintes temps réel. On présente en perspective comment cette approche unifiée pourra conduire à l'optimisation de la conception conjointe logiciel-matériel

Genome-wide association mapping for root traits in a panel of rice accessions from Vietnam

Background: Despite recent sequencing efforts, local genetic resources remain underexploited, even though they carry alleles that can bring agronomic benefits. Taking advantage of the recent genotyping with 22,000 single-nucleotide polymorphism markers of a core collection of 180 Vietnamese rice varieties originating from provinces from North to South Vietnam and from different agrosystems characterized by contrasted water regimes, we have performed a genome-wide association study for different root parameters. Roots contribute to water stress avoidance and are a still underexploited target for breeding purpose due to the difficulty to observe them. Results: The panel of 180 rice varieties was phenotyped under greenhouse conditions for several root traits in an experimental design with 3 replicates. The phenotyping system consisted of long plastic bags that were filled with sand and supplemented with fertilizer. Root length, root mass in different layers, root thickness, and the number of crown roots, as well as several derived root parameters and shoot traits, were recorded. The results were submitted to association mapping using a mixed model involving structure and kinship to enable the identification of significant associations. The analyses were conducted successively on the whole panel and on its indica (115 accessions) and japonica (64 accessions) subcomponents. The two associations with the highest significance were for root thickness on chromosome 2 and for crown root number on chromosome 11. No common associations were detected between the indica and japonica subpanels, probably because of the polymorphism repartition between the subspecies. Based on orthology with Arabidopsis, the possible candidate genes underlying the quantitative trait loci are reviewed. Conclusions: Some of the major quantitative trait loci we detected through this genome-wide association study contain promising candidate genes encoding regulatory elements of known key regulators of root formation and development

Spécification et validation à l'aide d'un langage synchrone d'un protocole d'appartement de données asynchrones

On présente une méthode pour apparier les données fournies périodiquement par deux capteurs asynchrones. Ces capteurs font partie d'un système embarqué sur véhicule pour la détection d'obstacles par triangulation. Les deux capteurs infrarouges tournent approximativement à la même vitesse. Chaque capteur produit à chaque tour un tableau de bits ou chaque bit correspond a une direction donnée et indique si un obstacle a retourné un écho. Chaque tableau est envoyé a un calculateur par l'intermédiaire d'un réseau asynchrone local au véhicule. Le problème est d'apparier les données provenant des deux capteurs bien que ces données n'aient pas été acquises simultanément. Pour respecter les contraintes temps-réel, ce système réactif doit fournir un temps de réponse minimum. Le but de cet article est d'abord de choisir un protocole de synchronisation, puis de décrire les motivations qui nous ont conduit a utiliser un langage synchrone pour spécifier ce protocole, et enfin de spécifier et valider le protocole choisi dans le langage synchrone SIGNAL™

SynDEx : un environnement de programmation pour applications de traitement du signal distribuées

On présente une méthode de programmation pour des applications de traitement du signal en temps-réel sur machines multi-processeur. Cette méthode s'appuie sur le langage synchrone SIGNAL pour spécifier et prouver les algorithmes d'application et sur l'environnement de programmation SynDEx pour générer des exécutifs temps-réel distribués optimisés. Cette méthode est appliquée à un exemple d'égalisation adaptative

Implantation d'algorithmes de traitement d'images sur une architecture multi-DSP avec l'environnement d'aide à l'implantation SynDEx

Les algorithmes de traitement d'images impliquent des volumes de calcul suffisamment importants pour que leur implantation temps-réel nécessite des architectures multi-processeur. L'environnement d'aide à l'implantation SynDEx offre un modèle graphe flot de données conditionné pour spécifier à la fois les aspects régulier et irrégulier de ces algorithmes, une heuristique basée sur des transformations de graphes réalisant une adéquation entre l'algorithme et une architecture cible, et une génération automatique d'exécutif distribué sans interblocage. L'utilisateur est ainsi libéré des tâches lourdes de programmation bas-niveau et de la phase de mise au point temps-réel sur les multi-processeurs cibles, construits actuellement à partir de Transputers et de DSP TMS320C40